工艺过程之战的开始：5 nm和3 nm

新的晶体管结构，新的工具和工艺应运而生-随之而来的是许多问题

几家工厂正试图将5纳米制程技术推向市场，但他们的客户必须决定是在当前晶体管上设计新芯片，还是转向使用3纳米制程技术创建的新芯片。

对于过渡，您必须将当前的finFET扩展3 nm，或在3 nm或2 nm处实施新的全栅FET [GAA FET]技术。与finFET相比，GAA FET是下一步的发展步骤，它们的工作速度更快，但是这些新型晶体管制造起来更加复杂且制造成本更高，而且切换到它们可能会非常痛苦。另一方面，该行业正在开发用于蚀刻，结构化等的新技术，以扫清通往这些新技术过程的方式。

这些GAA FET的发布日期因工厂而异。三星和台积电（TSMC）正在以7纳米制程finFET，今年他们计划重制5纳米的finFET，并生产5纳米半步范围的芯片。这样的技术过程将同时提高运行速度和能耗。

关于3 nm，三星计划在一两年内跳到FAN纳米片-一种新型的GAA晶体管。台积电计划首次发布3 nm的finFET。正如许多分析师和设备供应商所认为的那样，台积电下一步将在3 nm或2 nm处发布GAA。

“ TSMC加快了3 nm finfinFET的开发速度，这是5 nm的缩小版本，” IBS总监Handel Jones说。 -在2020年开始在3 nm台积电上生产finFET的第一批测试副本。计划于2021年第三季度进行工业生产，这比三星3纳米制程技术的开始提前了四分之一。 “台积电在GAA方面的发展落后三星12-18个月，但是一种积极的策略是在3 nm处释放finFET可以弥补这一差距。”

台积电继续评估其在3 nm的选项，并且计划可能仍会更改。尽管该公司没有对此情况发表评论，但承诺很快会透露其3 nm计划。尽管如此，TSMC向3 nm finFET的过渡是合乎逻辑的一步。切换到新晶体管可能会对客户产生不利影响。但是最终，finFET将会耗尽，所以台积电别无选择，只能改用GAA。

其他公司也在开发先进的流程。偶尔参与商业生产的英特尔生产10 nm的芯片，并在实验室研究7 nm。同时，中芯国际在实验室中探索10 nm / 7 nm的同时制造finFET的频率为16 nm / 12 nm。

所有先进工艺都需要大量资金，并且并非所有芯片都需要3 nm或其他先进技术。不断上涨的价格迫使公司探索其他发展选择。获得扩展优势的另一种方法是使用新型高级芯片封装。多家公司正在开发此类案例。


各种技术的工作电压

缩放已结束吗？

芯片由晶体管，触点及其连接组成。晶体管起到开关的作用。先进芯片可以包含多达350亿个晶体管。

晶体管顶部的连接由细小的铜线组成，这些铜线在晶体管之间传导电信号。晶体管和布线通过中间的中间线（MOL）层连接。 MOL由微小的接触组成。

缩放集成电路（IC）是其传统的开发方式，它是通过每个新的制造工艺来减小IC的尺寸，并将它们封装在单片晶体上。

为此，芯片制造商每18-24个月就要提出一种新工艺，以提高晶体管封装的密度。每个过程都有一个数字名称。最初，这些名称与晶体管阀的长度有关。

对于随后的每个过程，制造商都将晶体管规格扩大0.7倍，这使业界可以在相同功耗下将性能提高40％，并将尺寸减小50％。扩展芯片使您能够发布功能更强大的新电子产品。

这一公式奏效了，芯片制造商逐渐改变了工艺流程。但是在20 nm时，发生了变化-传统的平面晶体管选择了全部资源。自2011年以来，制造商转而使用finFET，这使他们能够进一步扩展器件。

但是，finFET的制造成本更高。结果，研发成本猛增。因此，从一种技术过程过渡到另一种技术过程的时间已从18个月增加到30个月或更长时间。

英特尔一直遵循扩展0.7倍的总体趋势。但是，从16 nm / 14 nm开始，其他制造商已更改了此公式，这带来了一些混乱。

此时，技术过程的编号开始变得模糊，并与晶体管的规格失去联系。如今，这些名称只是营销术语。 Gartner分析师塞缪尔·沃恩（Samuel Vaughn）表示：“技术流程的名称变得越来越没有意义和可理解性。” -例如，在5 nm或3 nm处，没有单一的几何尺寸等于5或3 nm。另外，来自不同制造商的过程变得越来越不同。对于相同的处理技术，台积电，三星和英特尔之间的芯片性能有所不同。

在高级制造过程中，缩放速度变慢。根据IC Knowledge and TEL，对于7 nm工艺，晶体管的栅极步长（接触式多晶硅节距，CPP）为56-57 nm，金属步长为40 nm。对于5 nm，CPP约为45-50 nm，金属间距为26 nm。 CPP是晶体管的关键指标，是指源极和漏极触点之间的距离。

此外，成本与速度之比根本不像这样，这就是为什么许多人认为摩尔定律已过时。

摩尔定律实际上只是一种观察，已成为一种自我实现的预言，它使半导体产业向前发展。布鲁尔科学（Brewer Science）首席技术官道格拉斯·格雷罗（Douglas Guerero）表示，随着多重图案化和极端紫外光刻（EUV）成本的上升，摩尔定律的经济方面开始恶化。 “新的体系结构和设计将提高计算能力，但将不再具有可伸缩性。”这意味着将来芯片将提高计算能力，但其成本并不一定会像以前一样降低。”

扩展并不是完全停止的事情。人工智能，服务器和智能手机需要更快的芯片和先进的制造工艺。 “大约十年前，有人问：谁需要更多的晶体管？ D2S主管Aki Fujimura说：“有些人认为，除了完全陌生的应用程序之外，关于使用更快的计算机做什么的想法已经不多了。” -如今，对于物联网，更低的成本，相当不错的性能和集成功能胜过密度的简单增加。但是，对于制造更快，更经济的芯片（其中晶体管的成本将下降），需要更快的晶体管。”

显然，并非所有事物都需要先进的技术流程。对于通过完善的工艺过程生产的芯片，存在很高的需求。UMC总裁之一Jason Vaughn表示：“这包括用于智能手机中的无线电波和OLED显示器的IC，以及用于计算机和固态驱动器的电源管理的IC。”

FinFET缩放

在芯片缩放方面，制造商多年来一直遵循相同的模式，使用相同类型的晶体管。 2011年，英特尔切换到finFET，先使用22 nm，然后再使用16 nm / 14 nm。

在finFET中，通过在鳍的所有三个侧面上放置阀门来控制电流。 FinFET具有2到4个鳍。每个都有自己的特定宽度，高度和形状。

Intel的第一代finFET在22 nm处具有60 nm的鳍间距和34 nm的高度。然后，在14nm处，节距和高度相同，为42nm。

英特尔使鳍片更高，更薄以扩展finFET。 Lam Research大学关系主任Nerissa Draeger在她的博客中写道：“缩放finFET可以缩小器件的横向尺寸，增加该区域的密度，并且增加鳍片的高度可以提高性能。”

在10nm / 7nm工艺技术下，芯片制造商采用了finFET缩放比例。台积电于2018年开始生产首批7nm finFET，随后是三星。英特尔在经历了几次延迟之后，于去年开始了10 nm的生产。

2020年，工厂竞争将加剧。三星和台积电正在准备5 nm和各种半整数制造工艺。关于3nm的研究正在进行中。

所有过程都很昂贵。设计3纳米芯片的成本为6.5亿美元-相比之下，5纳米设备为4.363亿美元，而7纳米设备为2.223亿美元。这就是这种开发的成本，一年后该技术投入生产。

与7nm相比，三星的5nm finFET的逻辑面积将增加25％，能耗降低20％，速度提高10％。

相比之下，距离台积电5毫米的finMET可以“在相同功耗下的速度提高15％，或在相同速度下的功耗降低30％，逻辑密度提高1.84倍，” Joffrey Yep表示，台积电的先进技术。

在7 nm和5 nm的工艺过程中，芯片制造商进行了重大更改。为了在芯片中制造关键任务功能，两家公司已从传统的193 nm光刻技术转变为极紫外光刻（EUV）。 EUV使用13.5 nm的波长，从而简化了过程。

但是EUV不能解决芯片缩放的所有问题。 “解决这些问题需要多种技术，而不仅仅是规模扩展，包括使用新材料，新型集成非易失性存储器和先进的逻辑体系结构，新的蚀刻方法，外壳制造和小芯片设计方面的创新。”应用材料。

同时，在幕后，三星和台积电正在准备他们的3nm工艺选择。过去，芯片制造商遵循相同的道路，但如今，他们的发展道路有所不同。

沃恩说：“ 3 nm具有不同的口味，例如finFET和GAA。” “这使客户可以选择成本，密度，功耗和速度的各种组合，以满足他们的需求。”

三星承诺将推出3 nm的纳米片FET。台积电也在研究它们，但计划将finFET的使用范围扩展到下一代。琼斯说：“ TSMC将于2021年第三季度拥有3 nm finFET。” “ TSA的GAA将于2022年至2023年出现。”

在这里，工厂客户应权衡成本和技术折衷方面的利弊。 finFET扩展是一种安全的方法。琼斯说：“许多客户认为台积电是风险最小的生产商。”

但是，GAA的性能略有提高。琼斯说：“与3纳米finFET相比，GAA的阈值电压降低了3纳米，功耗可能降低了15-20％。” “但是，由于MOL和BEOL相同，因此速度差异将达到8％。”

后端（BEOL）和MOL是高级芯片中的瓶颈。 MOL的问题是接触电阻。

BEOL是接线的生产阶段。由于它们的逐渐减小，出现了与电容性电阻相关的延迟。 FinFET和GAA使用不同的晶体管，但它们在3 nm制造工艺中的连接方案可能几乎相同。电容性延迟会损害两种类型的晶体管。

还有其他问题。当鳍片宽度达到5 nm时，finFET将耗尽其功能。在5 nm / 3 nm制造工艺中的finFET已经达到了这个极限。

此外，与其他制造工艺中的两个或更多鳍片相比，3 nm的finFET可以由单个鳍片组成。Imec CMOS总监Naoto Horiguchi表示：“要将finFET扩展到3 nm，我们将需要特殊的技术来增加单个鳍的功率并减少杂散现象。”

将finFET扩展到3 nm的一种方法是切换到p通道的锗。具有高带宽通道的3 nm finFET将有助于提高芯片的速度，但是，它们将遇到某些集成问题。

过渡到纳米片

最终，finFET将不再规模化，芯片制造商将不得不转向新的晶体管，即纳米片FET。

当三星推出3 nm多桥沟道FET（MBCFET）时，Nanosheet FET在2017年开始势头强劲。 MBCFET是纳米片FET。测试样品将于今年开始生产，工业生产将于2022年开始。

台积电还可以使用纳米片FET，这是一种GAA晶体管。纳米片FET在将finFET缩小到5 nm时提供了一点优势，但它们有几个优势。

实际上，Nanosheet FET是finFET，放置在一侧并用百叶窗包裹。纳米片由相互叠放的几个单独的薄水平片组成。每张纸都是一个单独的通道。

在每张纸周围是一个门，结果是一个环形晶体管。从理论上讲，由于电流是从结构的四个侧面进行控制的，因此纳米片FET具有更高的性能和更少的泄漏。

最初，每个纳米片FET大约有四片。 ori口说：“典型的纳米片的宽度为12至16 nm，厚度为5 nm。”

这与纳米片finFET不同。 FinFET的鳍片数量有限，这限制了设计人员的工作。纳米片的优点是可以改变宽度。宽度可以根据设计者的要求进行选择。这给了他们一些自由。 ori口说，他们可以找到能耗和速度之比的最佳选择。

例如，具有较宽薄片的晶体管将具有较大的激励电流。窄片使您可以在较小的场电流的情况下缩小设备尺寸。

纳米片与纳米线技术相关联，其中线充当通道。限制通道宽度会限制励磁电流。

因此，纳米片FET越来越流行。但是，该技术和3nm的finFET有几个问题。 “ FinFET问题与鳍宽度和鳍轮廓的量子控制有关。台积电副总监吉恩·凯恩在IEDM的演讲中说，纳米片的问题与p / n不平衡，底片的效率，片之间的中间层，阀长度的控制有关。

考虑到所有这些困难，进入纳米片FET技术将需要一些时间。格雷罗说：“向新的晶体管架构过渡有很多障碍。” “当然，这将需要新的材料。”

在该工艺的最简单版本中，纳米片FET的制造始于在基板上形成超晶格。外延仪器在衬底上放置硅锗合金（SiGe）和硅的交错层。堆叠将至少由三个SiGe层和三个硅层组成。

然后，通过结构化和刻蚀在超晶格中形成垂直鳍片，这需要非常精确的过程控制。

然后开始最困难的阶段之一-内部垫圈的形成。首先，将SiGe层的外部齐平地嵌入超晶格中。这产生了填充有电介质的小凹槽。 Kai说：“需要室内垫片来减少阀门容量。” “制作它们是该过程的重要组成部分。”

这类技术已经存在-IBM和TEL最近描述了一种新的蚀刻技术，该技术适用于内部垫圈和通道生产。为此，使用比例为150：1的SiGe的各向同性干法蚀刻。

这项技术使您可以获得非常准确的内部垫圈。 IBM研发经理Nicholas Loubet说：“在SiGe中形成凹槽需要对层进行非常有选择性的横向盲蚀刻。”

然后形成源极和漏极。之后，通过蚀刻从超晶格去除SiGe层。剩下构成沟道的硅层或硅片。将高k材料

放入结构中，最后形成MOL化合物，得到纳米片。

这是对此复杂过程的简化描述。但是，像任何新技术一样，纳米片也容易出现缺陷。需要对所有步骤进行额外的研究和衡量。

KLA流程管理解决方案主管Chet Lenox表示：“与以前在技术之间的过渡一样，我们看到了与纳米片的研究和测量相关的问题。”内垫圈和纳米片中都可能出现许多缺陷情况。 IP制造商需要单个纳米片的精确尺寸，而不仅仅是每个堆叠的平均尺寸，以减少其制造工艺的可变性。”

这也需要新技术。例如，Imec和Applied Materials最近推出了用于封闭环的手术刀扫描扩展阻力显微镜（s-SSRM）技术。在s-SSRM技术中，小手术刀会破坏结构的一小部分，并且可以在此部分中添加掺杂剂。

其他选择

作为研发的一部分，Imec正在开发更先进的GAA类型，例如2nm以下的CFET和forksheet FET。

到那时，对于大多数制造商来说，扩展IP将变得过于昂贵，尤其是考虑到功耗和速度方面的收益减少。因此，高级芯片布局越来越受到欢迎。它不是将所有功能都塞在一个晶体中，而是将设备分解成较小的晶体并将它们集成到高级机箱中。

ASE业务发展高级副总裁Rich Rice说：“这完全取决于应用程序。” -我们肯定会看到这种尝试的增加，即使在深亚微米尺寸的工艺流程中也是如此。这种发展将继续下去。许多公司都这样做。他们决定是否可以集成5 nm芯片，以及是否愿意。他们正在积极寻找破坏系统的方法。”

这不是那么容易做到的。此外，还有几种具有各种折衷选择的外壳选项-2.5D，3D-IC，芯片组和扇出。

结论

当然，并非每个人都需要这样的先进制造工艺。但是，苹果，海思，英特尔，三星和高通并没有指望先进技术。

消费者需要性能更高的最新，最强大的系统。唯一的问题是，新技术是否将以可承受的价格提供任何真正的优势。

Source: https://habr.com/ru/post/undefined/