↩️ ⚡️ 👩🏽‍💻 O início da guerra dos processos tecnológicos: 5 nm e 3 nm 👸🏻 💷 🔲

Novas estruturas de transistores, novas ferramentas e processos aparecem no horizonte - e com eles muitos problemas

Várias fábricas estão tentando trazer tecnologia de processo de 5 nm ao mercado, mas seus clientes precisam decidir se projetam novos chips nos transistores atuais ou mudam para novos criados na tecnologia de processo de 3 nm.

Para a transição, você deve expandir o finFET atual em 3 nm ou implementar a nova tecnologia geral FET, GAA FET] a 3 nm ou 2 nm. O GAA FET é o próximo passo evolutivo comparado ao finFET, eles funcionam mais rápido, mas esses novos transistores são mais complicados e mais caros de fabricar, e a mudança para eles pode ser muito dolorosa. Por outro lado, o setor está desenvolvendo novas tecnologias para gravação, estruturação etc., a fim de abrir caminho para esses novos processos tecnológicos.

As datas de lançamento desses FETs GAA variam de fábrica para fábrica. A Samsung e a TSMC estão realizando o finFET a 7 nm, e este ano planejam refazer o finFET a 5 nm, além de produzir chips em um intervalo de 5 nm na metade do passo. Tais processos técnicos melhorarão a velocidade de operação e o consumo de energia.

No que diz respeito a 3 nm, a Samsung planeja pular para a nanopartícula FAN em um ano ou dois - um novo tipo de transistor GAA. A TSMC planeja lançar o finFET a 3 nm pela primeira vez. A TSMC lançará o GAA a 3 ou 2 nm como o próximo passo, como muitos analistas e fornecedores de equipamentos pensam.

"O TSMC acelera o desenvolvimento de finFETs a 3 nm, que são versões reduzidas de 5 nm", disse Handel Jones, diretor do IBS. - A produção das primeiras cópias de teste do finFET a 3 nm TSMC começará em 2020. A produção industrial está planejada para o terceiro trimestre de 2021, um quarto antes do início da tecnologia de processo de 3 nm da Samsung. "O desenvolvimento do GAA na TSMC fica atrás da Samsung entre 12 e 18 meses, mas uma estratégia agressiva para o lançamento do finFET a 3 nm pode compensar essa lacuna".

O TSMC continua avaliando suas opções a 3 nm, e os planos ainda podem mudar. Enquanto a empresa não comenta a situação, mas promete revelar em breve seus planos para 3 nm. No entanto, a transição do TSMC para o finFET de 3 nm é um passo lógico. Mudar para novos transistores pode afetar adversamente os clientes. Mas, em última análise, o finFET estará esgotado; portanto, o TSMC não tem escolha a não ser mudar para o GAA.

Outras empresas também estão desenvolvendo processos avançados. A Intel, ocasionalmente envolvida na produção comercial, produz chips a 10 nm, estudando 7 nm em laboratório. Enquanto isso, o SMIC produz finFET a 16 nm / 12 nm, enquanto explora em laboratório 10 nm / 7 nm.

Todos os processos avançados requerem financiamento significativo e nem todos os chips exigem 3 nm ou outras tecnologias avançadas. O aumento dos preços está forçando as empresas a explorar outras opções de desenvolvimento. Outra maneira de obter os benefícios do dimensionamento é com novos tipos de pacotes avançados de chips. Várias empresas estão desenvolvendo esses casos.

Tensão operacional de várias tecnologias

A escala chegou ao fim?

Os chips consistem em transistores, contatos e suas conexões. Transistores desempenham o papel de comutadores. Os chips avançados podem conter até 35 bilhões de transistores.

As conexões na parte superior do transistor consistem em pequenos fios de cobre que conduzem sinais elétricos entre os transistores. Transistores e fiação são conectados por uma camada intermediária do meio da linha (MOL). MOL consiste em pequenos contatos.

Escalar circuitos integrados (CIs), sua maneira tradicional de desenvolvimento, é reduzir o tamanho dos CIs a cada novo processo de fabricação e embalá-los em um cristal monolítico.

Para esse fim, os fabricantes de chips a cada 18 a 24 meses apresentam um novo processo que fornece uma densidade crescente de embalagens de transistor. Cada processo recebe um nome numérico. Inicialmente, esses nomes estavam associados ao comprimento da válvula transistorizada.

Para cada processo subsequente, os fabricantes aumentam as especificações do transistor em 0,7 vezes, o que permite à indústria aumentar o desempenho em 40% com o mesmo consumo de energia e reduzir o tamanho em 50%. Os chips de escala permitem liberar novos produtos eletrônicos mais funcionais.

A fórmula funcionou e os fabricantes de chips mudaram gradualmente os processos tecnológicos. Mas na virada de 20 nm, ocorreu uma mudança - os transistores planos tradicionais escolheram todo o seu recurso. Desde 2011, os fabricantes mudaram para o finFET, o que lhes permitiu ampliar ainda mais os dispositivos.

No entanto, o finFET é mais caro de fabricar. Como resultado, o custo da pesquisa e desenvolvimento disparou. Portanto, os períodos de transição de um processo técnico para outro aumentaram de 18 para 30 ou mais meses.

A Intel seguiu a tendência geral de escalar 0,7 vezes. No entanto, a partir de 16 nm / 14 nm, outros fabricantes adotaram essa fórmula, que introduziu alguma confusão.

Nesse ponto, a numeração dos processos técnicos começou a embaçar e perdeu o contato com as especificações dos transistores. Hoje, esses nomes são apenas termos de marketing. "A designação de processos tecnológicos está se tornando menos significativa e compreensível", disse Samuel Vaughn, analista da Gartner. - Por exemplo, a 5 nm ou 3 nm, não existe um único tamanho geométrico igual a 5 ou 3 nm. Além disso, processos de diferentes fabricantes estão se tornando cada vez mais diferentes. Para a mesma tecnologia de processo, o desempenho do chip difere entre TSMC, Samsung e, é claro, Intel.

A escala diminui nos processos avançados de fabricação. Para um processo de 7 nm, a etapa do gate do transistor [CPP contatado, CPP] é de 56 a 57 nm, com uma etapa de metal de 40 nm, de acordo com a IC Knowledge e a TEL. Para 5 nm, o CPP é de aproximadamente 45-50 nm com um passo metálico de 26 nm. CPP, uma métrica chave para transistores, refere-se à distância entre os contatos da fonte e do dreno.

Além disso, a relação custo e velocidade não se parece com isso, porque muitos acreditam que a lei de Moore já sobreviveu a si mesma.

“A lei de Moore é na verdade apenas uma observação, que se tornou uma profecia auto-realizável que mantém a indústria de semicondutores avançando. O aspecto econômico da lei de Moore começou a se deteriorar com o aumento do custo da padronização múltipla e da litografia ultravioleta extrema (EUV), disse Douglas Guerero, diretor de tecnologia da Brewer Science. "Novas arquiteturas e projetos fornecerão um aumento no poder de computação, mas não serão mais escaláveis". Isso significa que, no futuro, os chips aumentarão o poder da computação, mas seu custo não diminuirá necessariamente na mesma velocidade de antes ".

Escalar não é algo que para completamente. AI, servidores e smartphones exigem chips cada vez mais rápidos e processos de fabricação avançados. “Cerca de dez anos atrás, algumas pessoas perguntaram: quem precisa de mais transistores? Alguns pensaram que não havia mais idéias no mundo sobre o que fazer com computadores mais rápidos, exceto em aplicações completamente exóticas ”, disse Aki Fujimura, diretor da D2S. Hoje, para a Internet das coisas, os custos mais baixos, o desempenho bastante bom e os recursos de integração superam um simples aumento na densidade. No entanto, para a fabricação de chips mais rápidos e mais econômicos, nos quais o custo dos transistores cairá, são necessários transistores mais rápidos ".

Obviamente, processos tecnológicos avançados não são necessários para tudo. Para chips produzidos por processos tecnológicos bem estabelecidos, há uma alta demanda. "Isso inclui ICs para trabalhar com ondas de rádio e displays OLED em smartphones, bem como ICs para gerenciamento de energia, que são usados em computadores e unidades de estado sólido", disse Jason Vaughn, um dos presidentes da UMC.

Escala FinFET

Na questão de escala de chip, os fabricantes, durante anos, seguiram o mesmo padrão, com tipos idênticos de transistores. Em 2011, a Intel mudou para finFET em 22 nm e, em seguida, em 16 nm / 14 nm.

No finFET, a corrente é controlada colocando válvulas nos três lados da aleta. O FinFET possui 2 a 4 nadadeiras. Cada um tem sua própria largura, altura e forma específicas.

O finFET de primeira geração da Intel a 22 nm tinha um pitch de 60 nm e uma altura de 34 nm. Então, a 14 nm, o tom e a altura eram os mesmos, 42 nm.

A Intel tornou as barbatanas mais altas e mais finas para escalar o finFET. "O dimensionamento do finFET reduz as dimensões transversais do dispositivo, aumentando a densidade sobre a área e aumentando a altura da aleta, melhora o desempenho", escreveu Nerissa Draeger, diretora de relações universitárias da Lam Research, em seu blog.

Na tecnologia de processo de 10 nm / 7 nm, os fabricantes de chips seguiram o mesmo caminho com o dimensionamento do finFET. Em 2018, a TSMC iniciou a produção dos primeiros finFETs de 7nm, seguidos pela Samsung. A Intel no ano passado, após vários atrasos, começou a produção a 10 nm.

Em 2020, a concorrência da fábrica aumentará. Samsung e TSMC estão preparando 5 nm e vários processos de fabricação semi-inteiros. Estão em andamento estudos a respeito de 3 nm.

Todos os processos são caros. O custo de projetar um chip de 3 nm é de US $ 650 milhões - compare com US $ 436,3 milhões para um dispositivo de 5 nm e US $ 222,3 milhões para um dispositivo de 7 nm. Esse é o custo desse desenvolvimento, após o qual, um ano depois, a tecnologia entra em produção.

Comparado aos 7nm, o finFET de 5nm da Samsung proporcionará um aumento de 25% na área lógica e uma diminuição de 20% no consumo de energia ou um aumento de 10% na velocidade.

Em comparação, o finMET 5 mm da TSMC oferece "uma velocidade 15% mais no mesmo consumo de energia ou uma redução de 30% no consumo de energia na mesma velocidade, com um aumento de 1,84 vezes na densidade lógica", disse Joffrey Yep, CEO da tecnologia avançada na TSMC.

Nos processos tecnológicos de 7 e 5 nm, os fabricantes de chips fizeram grandes mudanças. Para fabricar recursos de missão crítica em chips, as duas empresas passaram da litografia tradicional de 193 nm para a litografia ultravioleta extrema (EUV). O EUV usa comprimentos de onda de 13,5 nm, o que simplifica o processo.

Mas o EUV não resolve todos os problemas de escala de chip. "A solução desses problemas requer uma variedade de tecnologias, não apenas dimensionamento, incluindo o uso de novos materiais, novos tipos de memória não volátil integrada e arquiteturas lógicas avançadas, novas abordagens de gravação, inovações na fabricação de casos e designs de chiplets", disse Regina Fried, diretora de tecnologia da Materiais Aplicados.

Enquanto isso, nos bastidores, Samsung e TSMC estão preparando suas opções de processo de 3 nm. No passado, os fabricantes de chips seguiam o mesmo caminho, mas hoje seus caminhos divergem.

"3 nm vêm em diferentes sabores, como finFET e GAA", disse Vaughn. "Isso permite que os clientes escolham várias combinações de custo, densidade, consumo de energia e velocidade, de modo a satisfazer suas necessidades".

A Samsung promete introduzir uma folha nanométrica FET a 3 nm. A TSMC também está trabalhando neles, mas planeja estender o uso do finFET para a próxima geração. "O TSMC terá um finFET de 3 nm no terceiro trimestre de 2021", disse Jones. "O GAA da TSA aparecerá em 2022-2023."

Aqui, os clientes das fábricas devem pesar os prós e os contras em relação aos compromissos técnicos e de custo. A extensão finFET é uma maneira segura. "Muitos clientes vêem a TSMC como o produtor menos arriscado", disse Jones.

No entanto, o GAA fornece um ligeiro aumento no desempenho. "O GAA tem uma voltagem de limiar mais baixa de 3 nm e potencialmente 15-20% menos consumo de energia em comparação com um finFET de 3 nm", disse Jones. "No entanto, a diferença de velocidade estará no nível de 8%, já que MOL e BEOL são os mesmos."

O backend de linha (BEOL) e o MOL são gargalos em chips avançados. O problema da MOL é a resistência ao contato.

BEOL é a fase de produção em que a fiação está conectada. Devido à sua redução gradual, ocorrem atrasos associados à resistência capacitiva. O FinFET e o GAA usam transistores diferentes, mas é provável que seus esquemas de conexão no processo de fabricação de 3 nm sejam quase os mesmos. Atrasos capacitivos prejudicam os dois tipos de transistores.

Existem outros problemas. O finFET esgotará suas capacidades quando a largura da aleta atingir 5 nm. O finFET nos processos de fabricação de 5 nm / 3 nm já está dentro desse limite.

Além disso, os finFETs a 3 nm podem consistir em uma única aleta, em comparação com duas ou mais aletas em outros processos de fabricação. “Para estender o finFET em 3 nm, precisaremos de tecnologias especiais que aumentem a potência de uma única aleta e reduzam fenômenos espúrios”, disse Naoto Horiguchi, diretor de CMOS da Imec.

Uma maneira de estender o finFET para 3 nm é mudar para germânio para o canal p. O finFET a 3 nm com canais de alta largura de banda ajudará a aumentar a velocidade dos chips, no entanto, eles encontrarão certos problemas de integração.

Transição para nanofolhas

Por fim, o finFET não será mais dimensionado e os fabricantes de chips terão que mudar para novos transistores, ou seja, FETs de nanopartículas.

Os FETs da Nanosheet começaram a ganhar impulso em 2017, quando a Samsung introduziu o FET Multi Bridge Channel de 3 nm (MBCFET). MBCFETs são FETs de nano-folha. As amostras de teste começarão a ser produzidas este ano e a produção industrial começará em 2022.

O TSMC também trabalha com FETs de nanopartículas, que são um tipo de transistor GAA. Os FETs da nanosheet fornecem uma pequena vantagem para o dimensionamento de finFETs a 5 nm, mas eles têm várias vantagens.

O Nanosheet FET é, de fato, finFET, colocado de lado e embrulhado com persianas. Uma nano-folha consiste em várias finas folhas horizontais separadas, colocadas umas sobre as outras. Cada folha é um canal separado.

Ao redor de cada folha há um portão e o resultado é um transistor de anel. Teoricamente, os FETs de nanopartículas oferecem maior desempenho com menos vazamentos, uma vez que a corrente é controlada a partir de quatro lados da estrutura.

Inicialmente, haverá aproximadamente quatro folhas por nanofolha FET. "A largura de uma nanopartícula típica é de 12 a 16 nm e a espessura é de 5 nm", disse Horiguchi.

Isso difere do finFET da nano-folha. O FinFET possui um número limitado de aletas, o que limita o trabalho dos designers. “A vantagem de uma nanofolha é que ela pode ser alterada em largura. A largura pode ser selecionada a pedido do designer. Isso lhes dá alguma liberdade. Eles podem encontrar a melhor opção para a relação entre consumo de energia e velocidade ”, disse Horiguchi.

Por exemplo, um transistor com uma folha mais larga terá uma corrente de excitação maior. Uma folha estreita permite diminuir o dispositivo com uma corrente de campo menor.

Os nanolitos estão associados à tecnologia de nanofios, na qual os fios servem como canais. Limitar a largura do canal limita a corrente do campo.

Portanto, nanofolha FET e ganhando impulso. No entanto, esta tecnologia e o finFET a 3 nm têm vários problemas. “Os problemas do FinFET estão relacionados ao controle quântico da largura e do perfil da aleta. Os problemas das nanopartículas estão relacionados ao desequilíbrio p / n, à eficiência da chapa inferior, aos interlayers entre as chapas, ao controle do comprimento da válvula ”, disse Gene Kai, vice-diretor do TSMC, durante a apresentação no IEDM.

Dadas todas essas dificuldades, levará algum tempo para entrar na tecnologia do nanofolha FET. "A transição para novas arquiteturas de transistor tem muitos obstáculos", disse Guerrero. "Definitivamente, isso exigirá novos materiais."

Na versão mais simples do processo, a fabricação de uma nanofolha FET começa com a formação de um superlattice em um substrato. O instrumento epitaxial coloca camadas intercaladas de uma liga de silício-germânio (SiGe) e silício em um substrato. A pilha consistirá em pelo menos três camadas de SiGe e três camadas de silício.

Em seguida, aletas verticais são formadas no superlático por meio de estruturação e gravação, o que requer controle de processo muito preciso.

Então começa uma das etapas mais difíceis - a formação de juntas internas. Primeiro, as partes externas das camadas de SiGe são embutidas no superlattice. Isso cria pequenos recessos preenchidos com dielétrico. "Juntas internas são necessárias para reduzir a capacidade da válvula", disse Kai. "Torná-los é uma parte essencial do processo."

E essas tecnologias já existem - a IBM e a TEL descreveram recentemente uma nova técnica de gravação, adequada para juntas internas e produção de canais. Para isso, é utilizada a gravação isotrópica a seco de SiGe com uma proporção de 150: 1.

Essa tecnologia permite que você obtenha juntas internas muito precisas. "Fazer um entalhe no SiGe requer uma gravação cega lateral muito seletiva das camadas", disse Nicholas Loubet, gerente de P&D da IBM.

Então a fonte e o dreno são formados. Depois disso, as camadas de SiGe são removidas do superlático por ataque químico. As camadas ou folhas de silício que constituem os canais permanecem. Materiais high-k

são colocados na estrutura e, finalmente, formam-se compostos MOL, o que fornece a nanopartícula.

Esta é uma descrição simplificada deste processo complexo. No entanto, como qualquer nova tecnologia, as nanopartículas podem estar sujeitas a defeitos. É necessário estudo e medição adicionais de todas as etapas.

"Como nas transições anteriores entre tecnologias, vemos problemas associados ao estudo e medição de nanopartículas", disse Chet Lenox, diretor de soluções de gerenciamento de processos da KLA. “Muitas condições defeituosas podem aparecer tanto nas juntas internas quanto nas nanopartículas. Os fabricantes de IP precisam do tamanho exato das nanopartículas individuais, não apenas do tamanho médio de cada pilha para reduzir a variabilidade de seus processos de fabricação. ”

Isso também requer novas tecnologias. Por exemplo, a Imec e a Applied Materials recentemente introduziram a tecnologia de microscopia de resistência de espalhamento de bisturi (s-SSRM) para fechamento de anéis. Na tecnologia s-SSRM, um bisturi minúsculo quebra uma pequena parte da estrutura e os dopantes podem ser adicionados a esta seção.

Outras opções

Como parte da pesquisa e desenvolvimento, a Imec está desenvolvendo tipos mais avançados de GAAs, como CFETs e Forksheet FETs (foretsheet FETs) que têm como alvo 2 nm ou menos.

Naquela época, para a maioria dos fabricantes, o escalonamento de IPs se tornaria muito caro, principalmente devido aos benefícios reduzidos no consumo e velocidade de energia. Portanto, layouts avançados de chips estão ganhando cada vez mais popularidade. Em vez de compactar todas as funções em um único cristal, está planejado dividir os dispositivos em cristais menores e integrá-los em gabinetes avançados.

"Tudo depende da aplicação", disse Rich Rice, vice-presidente sênior de desenvolvimento de negócios da ASE. - Definitivamente, vemos um aumento nessas tentativas, mesmo em processos tecnológicos que se aprofundam nos tamanhos submicrônicos. Este desenvolvimento continuará mais. Muitas empresas fazem isso. Eles decidem se podem integrar os chips de 5 nm e se desejam. Eles estão procurando ativamente maneiras de quebrar sistemas. ”

Isso não é tão fácil de fazer. Além disso, existem várias opções de shell com várias compensações - 2,5D, 3D-ICs, chipsets e fan-out.

Conclusão

Definitivamente, nem todos precisarão de processos de fabricação avançados. No entanto, Apple, HiSilicon, Intel, Samsung e Qualcomm não contam em vão com tecnologias avançadas.

Os consumidores precisam dos melhores e mais recentes sistemas com desempenho aprimorado. A única questão é se as novas tecnologias oferecerão vantagens reais a um preço acessível.