👛 🕴🏿 🧒🏾 Awal perang proses teknologi: 5 nm dan 3 nm 👨‍👩‍👧‍👦 💵 👨🏽‍🚀

Struktur transistor baru, alat dan proses baru muncul di cakrawala - dan dengan mereka banyak masalah

Beberapa pabrik berusaha membawa teknologi proses 5-nm ke pasar, tetapi pelanggan mereka harus memutuskan apakah akan merancang chip baru pada transistor saat ini, atau beralih ke yang baru yang dibuat dalam teknologi proses 3-nm.

Untuk transisi, Anda harus memperluas finFET saat ini sebesar 3 nm, atau mengimplementasikan teknologi FET, GAA FET] gerbang baru dengan 3 nm atau 2 nm. GAA FET adalah langkah evolusi berikutnya dibandingkan dengan finFET, mereka bekerja lebih cepat, tetapi transistor baru ini lebih rumit dan lebih mahal untuk diproduksi, dan beralih ke mereka bisa terlalu menyakitkan. Di sisi lain, industri sedang mengembangkan teknologi baru untuk etsa, penataan, dll, untuk membersihkan jalan ke proses teknologi baru ini.

Tanggal rilis untuk GAA FET ini bervariasi dari satu pabrik ke pabrik lainnya. Samsung dan TSMC melakukan finFET pada 7 nm, dan tahun ini mereka berencana untuk membuat ulang finFET pada 5 nm, serta menghasilkan chip dalam kisaran setengah langkah 5 nm. Proses teknis semacam itu akan meningkatkan kecepatan operasi dan konsumsi energi.

Berkenaan dengan 3 nm, maka Samsung berencana untuk melompat ke nanosheet FAN dalam satu atau dua tahun - jenis baru transistor GAA. TSMC berencana untuk merilis finFET pada 3 nm untuk pertama kalinya. TSMC akan merilis GAA pada 3 nm atau 2 nm sebagai langkah selanjutnya, seperti yang dipikirkan oleh banyak analis dan pemasok peralatan.

"TSMC mempercepat pengembangan finFET pada 3 nm, yang merupakan versi menyusut dari 5 nm," kata Handel Jones, Direktur IBS. - Produksi salinan uji pertama finFET pada 3 nm TSMC akan dimulai pada tahun 2020. Produksi industri direncanakan untuk kuartal ke-3 2021, yang merupakan seperempat lebih awal dari permulaan teknologi proses 3 nm dari Samsung. "Pengembangan GAA di TSMC tertinggal dari Samsung pada 12-18 bulan, tetapi strategi agresif untuk merilis finFET pada 3 nm dapat mengompensasi kesenjangan ini."

TSMC terus mengevaluasi opsinya pada 3 nm, dan rencana masih dapat berubah. Sementara perusahaan tidak mengomentari situasi, tetapi berjanji untuk segera mengungkapkan rencananya untuk 3 nm. Namun demikian, transisi TSMC ke finFET 3 nm adalah langkah logis. Beralih ke transistor baru dapat mempengaruhi pelanggan. Tetapi pada akhirnya, finFET akan habis, sehingga TSMC tidak punya pilihan selain beralih ke GAA.

Perusahaan lain juga mengembangkan proses lanjutan. Intel, kadang-kadang terlibat dalam produksi komersial, menghasilkan chip pada 10 nm, mempelajari 7 nm di laboratorium. Sementara itu, SMIC membuat finFET pada 16 nm / 12 nm, sambil menjelajahi di laboratorium 10 nm / 7 nm.

Semua proses canggih membutuhkan keuangan yang signifikan, dan tidak semua chip memerlukan 3 nm atau teknologi canggih lainnya. Naiknya harga memaksa perusahaan untuk mengeksplorasi opsi pengembangan lainnya. Cara lain untuk mendapatkan manfaat penskalaan adalah dengan jenis baru paket chip canggih. Beberapa perusahaan sedang mengembangkan kasus seperti itu.

Tegangan operasi berbagai teknologi

Apakah penskalaan berakhir?

Chip terdiri dari transistor, kontak, dan koneksinya. Transistor memainkan peran sakelar. Chip canggih dapat berisi hingga 35 miliar transistor.

Koneksi di atas transistor terdiri dari kabel tembaga kecil yang melakukan sinyal listrik antara transistor. Transistor dan kabel dihubungkan oleh lapisan garis tengah (MOL) menengah. MOL terdiri dari kontak kecil.

Scaling integrated circuits (ICs), cara tradisional mereka untuk pengembangan, adalah mengurangi ukuran IC dengan setiap proses manufaktur baru dan mengemasnya pada kristal monolitik.

Untuk tujuan ini, produsen chip setiap 18-24 bulan menghadirkan proses baru yang memberikan peningkatan kepadatan kemasan transistor. Setiap proses diberi nama numerik. Awalnya, nama-nama ini dikaitkan dengan panjang katup transistor.

Untuk setiap proses selanjutnya, pabrikan skala spesifikasi transistor sebesar 0,7 kali, yang memungkinkan industri untuk meningkatkan kinerja sebesar 40% dengan konsumsi daya yang sama dan mengurangi ukuran hingga 50%. Scaling chips memungkinkan Anda untuk merilis produk elektronik baru yang lebih fungsional.

Formula bekerja, dan produsen chip secara bertahap mengubah proses teknologi. Tetapi pada pergantian 20 nm, terjadi perubahan - transistor flat tradisional telah memilih seluruh sumber dayanya. Sejak 2011, produsen beralih ke finFET, yang memungkinkan mereka untuk meningkatkan skala perangkat.

Namun, finFET lebih mahal untuk diproduksi. Akibatnya, biaya penelitian dan pengembangan telah meroket. Oleh karena itu, periode transisi dari satu proses teknis ke proses lainnya telah meningkat dari 18 menjadi 30 atau lebih bulan.

Intel telah mengikuti tren skala 0,7 kali. Namun, mulai dari 16 nm / 14 nm, pabrikan lain telah memindahkan formula ini, yang menimbulkan kebingungan.

Pada titik ini, penomoran proses teknis mulai kabur dan kehilangan kontak dengan spesifikasi transistor. Saat ini, nama-nama ini hanya istilah pemasaran. "Penunjukan proses teknologi menjadi kurang berarti dan dimengerti," kata Samuel Vaughn, seorang analis di Gartner. - Misalnya, pada 5 nm atau 3 nm tidak ada ukuran geometris tunggal sama dengan 5 atau 3 nm. Selain itu, proses dari berbagai produsen menjadi semakin berbeda. Untuk teknologi proses yang sama, kinerja chip berbeda antara TSMC, Samsung dan, tentu saja, Intel.

Penskalaan melambat dalam proses manufaktur tingkat lanjut. Untuk proses 7 nm, langkah gerbang transistor [poli pitch yang dihubungi, CPP] adalah 56-57 nm dengan langkah logam 40 nm, menurut IC Knowledge and TEL. Untuk 5 nm, CPP sekitar 45-50 nm dengan nada logam 26 nm. CPP, metrik kunci untuk transistor, mengacu pada jarak antara sumber dan kontak drain.

Selain itu, rasio biaya dan kecepatan sama sekali tidak terlihat seperti itu, karena banyak yang percaya bahwa hukum Moore telah bertahan lebih lama.

“Hukum Moore sebenarnya hanya sebuah pengamatan, yang telah menjadi ramalan yang membuat industri semikonduktor terus maju. Aspek ekonomi hukum Moore mulai memburuk dengan meningkatnya biaya multi-pola dan ultraviolet litografi ekstrim (EUV), kata Douglas Guerero, kepala petugas teknologi di Brewer Science. "Arsitektur dan desain baru akan memberikan peningkatan dalam daya komputasi, tetapi itu tidak lagi dapat diskalakan." Ini berarti bahwa di masa depan, chip akan meningkatkan daya komputasi, tetapi biayanya tidak akan berkurang dengan kecepatan yang sama seperti sebelumnya. "

Penskalaan bukanlah sesuatu yang sepenuhnya berhenti. AI, server dan smartphone membutuhkan chip yang lebih cepat dan proses manufaktur yang canggih. “Sekitar sepuluh tahun yang lalu, beberapa orang bertanya: Siapa yang membutuhkan lebih banyak transistor? Beberapa orang berpikir bahwa tidak ada lagi ide di dunia tentang apa yang harus dilakukan dengan komputer yang lebih cepat, kecuali untuk aplikasi yang benar-benar eksotik, ”kata Aki Fujimura, direktur D2S. - Hari ini, untuk Internet of Things, biaya lebih rendah, kinerja yang cukup baik dan kemampuan integrasi mengungguli peningkatan sederhana dalam kepadatan. Namun, untuk pembuatan chip yang lebih cepat dan lebih ekonomis, di mana biaya transistor akan turun, diperlukan transistor yang lebih cepat. "

Jelas, proses teknologi canggih tidak diperlukan untuk semuanya. Untuk chip yang diproduksi oleh proses teknologi yang mapan, ada permintaan tinggi. "Ini termasuk IC untuk bekerja dengan gelombang radio dan tampilan OLED di smartphone, serta IC untuk manajemen daya, yang digunakan pada komputer dan solid state drive," kata Jason Vaughn, salah satu presiden UMC.

Penskalaan FinFET

Dalam hal penskalaan chip, pabrikan selama bertahun-tahun mengikuti pola yang sama, dengan jenis transistor yang identik. Pada 2011, Intel beralih ke finFET pada 22 nm, dan kemudian pada 16 nm / 14 nm.

Dalam finFET, arus dikontrol dengan menempatkan katup pada ketiga sisi sirip. FinFET memiliki 2 hingga 4 sirip. Masing-masing memiliki lebar, tinggi, dan bentuk spesifik.

FinFET generasi pertama dari Intel pada 22 nm memiliki nada sirip 60 nm dan tinggi 34 nm. Kemudian, pada 14 nm, pitch dan tingginya sama, 42 nm.

Intel membuat sirip lebih tinggi dan lebih tipis untuk menskalakan finFET. “Penskalaan finFET mengurangi dimensi melintang perangkat, meningkatkan kepadatan di area tersebut, dan meningkatkan ketinggian sirip meningkatkan kinerja,” tulis Nerissa Draeger, direktur hubungan universitas di Lam Research, di blog-nya.

Pada teknologi proses 10nm / 7nm, pembuat chip melakukan cara yang sama dengan penskalaan finFET. Pada tahun 2018, TSMC memulai produksi finFET 7nm pertama, diikuti oleh Samsung. Intel tahun lalu setelah beberapa penundaan memulai produksi pada 10 nm.

Pada tahun 2020, persaingan pabrik akan meningkat. Samsung dan TSMC sedang mempersiapkan 5 nm dan berbagai proses pembuatan setengah bilangan bulat. Studi sedang berlangsung sekitar 3 nm.

Semua proses itu mahal. Biaya mendesain chip 3 nm adalah $ 650 juta - bandingkan dengan $ 436,3 juta untuk perangkat 5 nm dan $ 222,3 juta untuk perangkat 7 nm. Ini adalah biaya pengembangan tersebut, setelah setahun kemudian teknologi tersebut masuk ke produksi.

Dibandingkan dengan 7nm, finFET 5nm Samsung akan memberikan 25% peningkatan area logis, dan 20% penurunan konsumsi energi atau peningkatan kecepatan 10%.

Sebagai perbandingan, finFET 5 mm dari TSMC menawarkan "kecepatan 15% lebih banyak pada konsumsi daya yang sama atau pengurangan konsumsi daya hingga 30% pada kecepatan yang sama, dengan peningkatan kepadatan logis 1,84 kali," kata Joffrey Yep, Chief Executive Officer teknologi canggih di TSMC.

Dalam proses teknologi pada 7 nm dan 5 nm, produsen chip telah membuat perubahan besar. Untuk memproduksi fitur-fitur penting dalam chip, kedua perusahaan telah beralih dari litografi 193 nm tradisional ke litografi ultraviolet ekstrem (EUV). EUV menggunakan panjang gelombang 13,5 nm, yang menyederhanakan proses.

Tetapi EUV tidak menyelesaikan semua masalah penskalaan chip. "Memecahkan masalah ini membutuhkan beragam teknologi, bukan hanya penskalaan, termasuk penggunaan bahan baru, tipe baru memori non-volatile terintegrasi dan arsitektur logika canggih, pendekatan etsa baru, inovasi dalam pembuatan kasing dan desain chiplet," kata Regina Fried, Managing Director of Technology di Bahan Terapan.

Sementara itu, di belakang layar, Samsung dan TSMC sedang mempersiapkan opsi proses 3nm mereka. Di masa lalu, pembuat chip mengikuti jalur yang sama, tetapi hari ini jalur mereka berbeda.

"3 nm hadir dalam berbagai rasa, seperti finFET dan GAA," kata Vaughn. "Ini memungkinkan pelanggan untuk memilih berbagai kombinasi biaya, kepadatan, konsumsi daya dan kecepatan, sehingga dapat memenuhi kebutuhan mereka."

Samsung berjanji untuk memperkenalkan FET lembar nanometer pada 3 nm. TSMC juga mengerjakannya, tetapi berencana untuk memperluas penggunaan finFET ke generasi berikutnya. "TSMC akan memiliki finFET 3 nm pada kuartal ketiga 2021," kata Jones. "GAA TSA akan muncul pada 2022-2023."

Di sini pelanggan pabrik harus mempertimbangkan pro dan kontra mengenai biaya dan kompromi teknis. Ekstensi finFET adalah cara yang aman. "Banyak pelanggan melihat TSMC sebagai produsen paling berisiko," kata Jones.

Namun, GAA memberikan sedikit peningkatan kinerja. "GAA memiliki tegangan ambang 3 nm lebih rendah dan berpotensi konsumsi daya 15-20% lebih rendah dibandingkan dengan finFET 3 nm," kata Jones. "Namun, perbedaan kecepatan akan berada di level 8%, karena MOL dan BEOL sama."

Backend-of-the-line (BEOL) dan MOL adalah hambatan dalam chip canggih. Masalah MOL adalah resistensi kontak.

BEOL adalah fase produksi di mana kabel terhubung. Karena pengurangan bertahap, terjadi penundaan yang terkait dengan resistensi kapasitif. FinFET dan GAA menggunakan transistor yang berbeda, tetapi skema koneksi mereka dalam proses pembuatan 3 nm cenderung hampir sama. Penundaan kapasitif akan membahayakan kedua jenis transistor.

Ada masalah lain. finFET akan menguras kemampuannya ketika lebar sirip mencapai 5 nm. finFET pada 5 nm / 3 nm proses pembuatan sudah berbatasan dengan batas ini.

Selain itu, finFET pada 3 nm dapat terdiri dari satu sirip tunggal, dibandingkan dengan dua atau lebih sirip dalam proses pembuatan lainnya. "Untuk memperpanjang finFET sebesar 3 nm, kita akan membutuhkan teknologi khusus yang meningkatkan kekuatan sirip tunggal dan mengurangi fenomena palsu," kata Naoto Horiguchi, Direktur CMOS di Imec.

Salah satu cara untuk memperpanjang finFET ke 3 nm adalah beralih ke germanium untuk saluran-p. finFET pada 3 nm dengan saluran bandwidth tinggi akan membantu meningkatkan kecepatan chip, namun, mereka akan menghadapi masalah integrasi tertentu.

Transisi ke nanosheets

Pada akhirnya, finFET tidak akan lagi berskala, dan produsen chip harus beralih ke transistor baru, yaitu FET nanosheet.

Nanosheet FET mulai mendapatkan momentum pada 2017 ketika Samsung memperkenalkan FET Multi Bridge Channel 3 nm (MBCFET). MBCFET adalah FET nanosheet. Sampel uji akan mulai diproduksi tahun ini, dan produksi industri akan dimulai pada 2022.

TSMC juga bekerja dengan FETs nanosheet, yang merupakan salah satu jenis transistor GAA. FET Nanosheet memberikan sedikit keuntungan untuk penskalaan finFET pada 5 nm, tetapi mereka memiliki beberapa keuntungan.

FET Nanosheet, pada kenyataannya, finFET, diletakkan di satu sisi, dan dibungkus dengan daun jendela. Lembar nano terdiri dari beberapa lembar horisontal tipis terpisah yang diletakkan di atas satu sama lain. Setiap lembar adalah saluran terpisah.

Sekitar setiap lembar adalah gerbang, dan hasilnya adalah cincin transistor. Secara teoritis, FET nanosheet memberikan kinerja yang lebih tinggi dengan kebocoran yang lebih sedikit, karena arus dikendalikan dari empat sisi struktur.

Awalnya, akan ada sekitar empat lembar per FET nanosheet. "Lebar nanosheet khas adalah 12 hingga 16 nm, dan ketebalannya 5 nm," kata Horiguchi.

Ini berbeda dari finFET lembar nano. FinFET memiliki jumlah sirip yang terbatas, yang membatasi pekerjaan para desainer. "Keuntungan dari nanosheet adalah bahwa ia dapat diubah lebarnya. Lebar dapat dipilih atas permintaan perancang. Ini memberi mereka kebebasan. Mereka dapat menemukan opsi terbaik untuk rasio konsumsi energi dan kecepatan, ”kata Horiguchi.

Sebagai contoh, sebuah transistor dengan lembar yang lebih luas akan memiliki arus eksitasi yang lebih besar. Lembar sempit memungkinkan Anda untuk membuat perangkat lebih kecil dengan arus bidang yang lebih kecil.

Nanolith dikaitkan dengan teknologi nanowire, di mana kabel berfungsi sebagai saluran. Membatasi lebar saluran membatasi arus bidang.

Oleh karena itu, FET nanosheet dan mendapatkan momentum. Namun, teknologi dan finFET ini pada 3 nm memiliki beberapa masalah. “Masalah FinFET terkait dengan kontrol kuantum lebar sirip dan profil sirip. Masalah nanosheets terkait dengan ketidakseimbangan p / n, efisiensi lembaran bawah, interlayers antara lembaran, kontrol panjang katup, "kata Gene Kai, Wakil Direktur TSMC, selama presentasi di IEDM.

Mengingat semua kesulitan ini, akan membutuhkan waktu untuk memasukkan teknologi FET nanosheet. "Transisi ke arsitektur transistor baru memiliki banyak kendala," kata Guerrero. "Jelas, ini akan membutuhkan bahan baru."

Dalam versi proses yang paling sederhana, pembuatan FET nanosheet dimulai dengan pembentukan superlattice pada substrat. Instrumen epitaxial menempatkan lapisan interleaved dari paduan silikon-germanium (SiGe) dan silikon pada substrat. Tumpukan akan terdiri dari setidaknya tiga lapisan SiGe dan tiga lapisan silikon.

Kemudian, sirip vertikal dibentuk di superlattice dengan cara penataan dan etsa, yang membutuhkan kontrol proses yang sangat tepat.

Kemudian mulailah salah satu tahap paling sulit - pembentukan gasket internal. Pertama, bagian luar dari lapisan SiGe tertanam flush di superlattice. Ini menciptakan ceruk kecil yang diisi dengan dielektrik. "Gasket dalam ruangan diperlukan untuk mengurangi kapasitas katup," kata Kai. "Membuat mereka adalah bagian penting dari proses."

Dan teknologi seperti itu sudah ada - IBM dan TEL baru-baru ini menggambarkan teknik etsa baru, cocok untuk gasket internal dan produksi saluran. Untuk ini, etsa kering isotropik SiGe dengan rasio 150: 1 digunakan.

Teknologi ini memungkinkan Anda untuk mendapatkan gasket internal yang sangat akurat. "Membuat reses di SiGe membutuhkan etsa lateral yang sangat selektif pada lapisan," kata Nicholas Loubet, Manajer R&D di IBM.

Kemudian sumber dan selokan terbentuk. Setelah itu, lapisan SiGe dihapus dari superlattice dengan etsa. Lapisan atau lembaran silikon yang membentuk saluran tetap ada. Bahan high-k

ditempatkan dalam struktur , dan akhirnya, senyawa MOL terbentuk, yang menghasilkan lembar nano.

Ini adalah deskripsi yang disederhanakan dari proses kompleks ini. Namun, seperti halnya teknologi baru apa pun, lembar nano mungkin rentan terhadap cacat. Diperlukan studi tambahan dan pengukuran semua langkah.

"Seperti dengan transisi sebelumnya antara teknologi, kami melihat masalah yang terkait dengan studi dan pengukuran nanosheets," kata Chet Lenox, direktur solusi manajemen proses di KLA. “Banyak kondisi yang cacat dapat muncul baik di gasket bagian dalam dan di nanosheets. Produsen IP membutuhkan ukuran nanosheet individu yang tepat, bukan hanya ukuran rata-rata setiap tumpukan untuk mengurangi variabilitas proses pembuatannya. ”

Ini juga membutuhkan teknologi baru. Misalnya, Imec dan Bahan Terapan baru-baru ini memperkenalkan teknologi scalpel scanning penyebaran resistensi mikroskop (s-SSRM) untuk penutupan cincin. Dalam teknologi s-SSRM, pisau bedah kecil memecah sebagian kecil struktur, dan dopan dapat ditambahkan ke bagian ini.

Pilihan lain

Sebagai bagian dari R&D, Imec sedang mengembangkan jenis GAA yang lebih maju, seperti CFET dan FET forksheet, menargetkan 2 nm atau kurang.

Pada saat itu, bagi sebagian besar produsen, penskalaan IP akan menjadi terlalu mahal, terutama mengingat berkurangnya manfaat dalam konsumsi daya dan kecepatan. Oleh karena itu, tata letak chip canggih semakin populer. Alih-alih menjejalkan semua fungsi menjadi satu kristal, ia direncanakan untuk memecah perangkat menjadi kristal yang lebih kecil dan mengintegrasikannya ke dalam selungkup canggih.

"Itu semua tergantung pada aplikasi," kata Rich Rice, wakil presiden senior pengembangan bisnis di ASE. - Kami jelas melihat peningkatan upaya tersebut, bahkan dalam proses teknologi yang telah masuk jauh ke dalam ukuran submikron. Perkembangan ini akan terus berlanjut. Banyak perusahaan melakukan ini. Mereka memutuskan apakah mereka dapat mengintegrasikan chip 5 nm, dan apakah mereka mau. Mereka secara aktif mencari cara untuk merusak sistem. "

Ini tidak mudah dilakukan. Plus, ada beberapa opsi shell dengan berbagai pengorbanan - 2.5D, 3D-IC, chipset dan fan-out.

Kesimpulan

Jelas, tidak semua orang akan membutuhkan proses pembuatan yang canggih. Namun, Apple, HiSilicon, Intel, Samsung dan Qualcomm tidak sia-sia mengandalkan teknologi canggih.

Konsumen membutuhkan sistem terbaru dan terhebat dengan peningkatan kinerja. Satu-satunya pertanyaan adalah apakah teknologi baru akan memberikan keuntungan nyata dengan harga terjangkau.