🚽 🚔 🐲 इंटेल वी-सीरीज़ FPGAs में पीसीआई एक्सप्रेस: इंटरफ़ेस मूल बातें और हार्डवेयर कोर सुविधाएँ ☂️ 💆 👋🏼

परिचय

PCI एक्सप्रेस या PCIe इंटरफ़ेस, कई के लिए परिचित है, FPGA सिस्टम के डेवलपर्स के लिए पहले से ही उपलब्ध था जब यह सिर्फ डिजिटल तकनीक में फैलने की शुरुआत कर रहा था। इस समय, एक समाधान था जिसमें सॉफ्टवेयर कोर बाहरी भौतिक-स्तर के माइक्रोक्रिचट [ 5 ] से जुड़ा था । इससे प्रति सेकंड 2.5 गीगाट्रांस की गति से सिंगल-लेन PCIe लाइन बनाना संभव हो गया। इसके अलावा, प्रौद्योगिकियों के विकास के लिए धन्यवाद, इंटरफ़ेस की भौतिक परत स्वयं FPGAs के अंदर PCIe हार्डवेयर ब्लॉकों में चली गई; संभावित चैनलों की संख्या बढ़कर 8 हो गई, और कई नए माइक्रो-सर्किट में - 16 तक; आधुनिक मानकों के बाद, संभव डेटा अंतरण दर बढ़ी है।

इसी समय, रूसी भाषा के स्रोतों में आधुनिक FPGAs के हार्डवेयर कोर के साथ काम करने पर सहायक सामग्री ढूंढना अभी भी मुश्किल है, PCIe इंटरफ़ेस पर बहुत अधिक जानकारी उपलब्ध नहीं है। हार्डवेयर के लिए गाइड पीसीआई एक्सप्रेस कोर का मतलब है कि डेवलपर पहले से ही मानक से परिचित हो गया है और डिवाइस और एक व्यक्तिगत कंप्यूटर (पीसी) के बीच डेटा ट्रांसफर की मूल बातें समझता है। हालांकि, PCIe मानक में जानकारी की प्रचुरता स्वयं को तुरंत समझ में नहीं आता है कि डिवाइस से पीसी मेमोरी या इसके विपरीत डेटा को सफलतापूर्वक स्थानांतरित करने के लिए क्या कदम उठाए जाने चाहिए। अधिक संपूर्ण चित्र प्राप्त करने के लिए, जानकारी का एक बड़ा हिस्सा विभिन्न स्रोतों से बिट द्वारा एकत्र किया जाना है। इंटेल FPGA सिस्टम के डेवलपर्स के लिए, कठिनाई भी हैउपलब्ध सामग्री और लेखों में से अधिकांश Xilinx FPGA हार्डवेयर कोर के साथ काम करने का वर्णन करते हैं।

इस लेख में, लेखक इस बारे में बात करने की कोशिश करेगा कि PCI एक्सप्रेस इंटरफ़ेस के साथ काम करने के लिए FPGA सिस्टम डिज़ाइनर को क्या जानना चाहिए; एवलॉन-एसटी संस्करण में इंटेल से वी-सीरीज़ के हार्डवेयर कोर पीसीआई एक्सप्रेस एफपीजीए के साथ काम करने की सुविधाओं पर विचार करेंगे।

PCIe स्तर और पैकेट प्रकार

इस तथ्य के बावजूद कि पीसीआई एक्सप्रेस को अक्सर बस कहा जाता है, वास्तव में, यह इंटरफ़ेस सीरियल डुप्लेक्स चैनलों के समूहों द्वारा जुड़े उपकरणों का एक नेटवर्क है। पीसीआई एक्सप्रेस नेटवर्क में स्वयं कई मुख्य नोड्स होते हैं: रूट (रूट), एंडपॉइंट (एंडपॉइंट) और राउटर (स्विच) (चित्र 1)। केवल दो उपकरणों के बीच डेटा स्थानांतरित करने के लिए, एक रूट और एक समापन बिंदु होना पर्याप्त है। आधुनिक पीसी के मामले में, नेटवर्क रूट केंद्रीय प्रोसेसर के कोर के साथ एक सब्सट्रेट पर स्थित है। भले ही जहां PCIe रूट स्थित है, वह सिस्टम मेमोरी के साथ जुड़ा हुआ है।

चित्र 1 - PCIe नेटवर्क

PCIe डेटा ट्रांसफर प्रोटोकॉल को तीन परतों में बांटा गया है: Transaction Layer, Data Link Layer और Physical Layer। इंटरफ़ेस डेटा पैकेट के रूप में प्रेषित किया जाता है। पैकेट का सामान्यीकृत दृश्य

चित्र 2 में दिखाया गया है। चित्र 2 - PCIe पैकेट का सामान्यीकृत दृश्य

। लेन-देन के स्तर पर, किसी भी पैकेट (TLP) में कम से कम हेडर होते हैं। पैकेज के प्रकार के आधार पर, हेडर का पालन डेटा द्वारा किया जा सकता है - पैकेज की उपयोगी सामग्री। पैकेज के अंत में एक अतिरिक्त चेकसम भी जोड़ा जा सकता है। निम्नलिखित मुख्य प्रकार के लेन-देन स्तर के पैकेट (तालिका 1) मौजूद हैं:

तालिका 1 - लेनदेन स्तर के पैकेट के प्रकार

नहीं। पी।	पैकेज दृश्य	विनिर्देश के अनुसार पैकेज प्रकार का नाम
1	मेमोरी रीड रिक्वेस्ट	मेमोरी रीड रिक्वेस्ट
2	मेमोरी लिखें अनुरोध	मेमोरी लिखने का अनुरोध
3	आई / ओ स्पेस रीड रिक्वेस्ट	मैं / हे अनुरोध पढ़ें
4	I / O स्थान लिखने का अनुरोध	मैं / हे अनुरोध लिखें
5	कॉन्फ़िगरेशन अनुरोध पढ़ें	कॉन्फ़िगरेशन रीड अनुरोध
6	कॉन्फ़िगरेशन अनुरोध लिखें	कॉन्फ़िगरेशन अनुरोध लिखें
7	पढ़ने की प्रतिक्रिया	समापन
8	संदेश	संदेश

लिंक लेयर पर, एक पैकेट अनुक्रम संख्या और लिंक चेकसम प्रत्येक लेनदेन स्तर के पैकेट में जोड़े जाते हैं। डेटा लिंक परत अपने स्वयं के प्रकार के पैकेट (DLLP) भी बनाती है, जिसमें शामिल हैं (तालिका 2): तालिका 2 - डेटा पैक

प्रकार

नहीं। पी।	पैकेज दृश्य	विनिर्देश के अनुसार पैकेज प्रकार का नाम
1	लेन-देन स्तर पैकेज पुष्टि	टीएलपी एके
2	लेन-देन स्तर पैकेज अस्वीकृति	टीएलपी नैक
3	ऊर्जा प्रबंधन	ऊर्जा प्रबंधन
4	डेटा प्रवाह नियंत्रण	प्रवाह नियंत्रण

अंत में, भौतिक परत पैकेट की शुरुआत और अंत के प्रतीकों के साथ पैकेट का पूरक है, जिसे IEEE 802.9 मानक से उधार लिया गया है। लेनदेन-स्तर के पैकेट के लिए, क्रमशः K27.7 और K29.7 प्रतीकों का उपयोग किया जाता है; डेटा लिंक पैकेट के लिए, प्रतीक K28.2 और K29.7।
FPGA हार्डवेयर कोर के साथ काम करते समय, डेवलपर को केवल लेनदेन-स्तर के पैकेट बनाने की आवश्यकता होती है; चैनल और भौतिक परत पैकेट कर्नेल ब्लॉकों द्वारा बनते हैं।

लेन-देन-स्तर पैकेट रूटिंग

कुल मिलाकर, विभिन्न प्रकार के पैकेट प्रेषक से रिसीवर तक तीन तरीकों से पहुंच सकते हैं:

पते के लिए मार्ग;
आईडी रूटिंग
अप्रत्यक्ष मार्ग।

रूटिंग विधि और लेन-देन स्तर पैकेट के प्रकार के बीच संबंध तालिका 3 में प्रस्तुत किया गया है।

तालिका 3 - मार्ग विधि और पैकेट प्रकार के पत्राचार

№p
1		. I/O I/O
2		. ID.
3		ID

.

प्रत्येक समापन बिंदु का अपना कॉन्फ़िगरेशन स्थान होता है, जहां विभिन्न निर्देश और स्थिति रजिस्टर स्थित होते हैं। इनमें आधार पता रजिस्टर या BAR हैं। जब एंडपॉइंट्स को इनिशियलाइज़ किया जाता है, तो BIOS या ऑपरेटिंग सिस्टम प्रत्येक समापन बिंदु के लिए मेमोरी और स्पेस के किस आकार की आवश्यकता है, यह निर्धारित करने के लिए एंडपॉइंट BARs को स्कैन करता है। फिर, प्रत्येक सक्रिय BAR में, सिस्टम मेमोरी के आवंटित हिस्से का शुरुआती पता लिखा जाता है। परिणामस्वरूप, समापन बिंदु एक पता प्राप्त करता है जहां उपयुक्त अनुरोध भेजे जा सकते हैं। आमतौर पर, समापन बिंदु पर, एक रजिस्टर मैप बनता है, जो आवंटित मेमोरी क्षेत्रों से बंधा होता है।

इसके अलावा, प्रत्येक समापन बिंदु, या बल्कि, तार्किक डिवाइस के अंदर, अपना विशिष्ट पहचानकर्ता होता है, जिसमें तीन भाग होते हैं: बस नंबर, डिवाइस नंबर, लॉजिकल डिवाइस (फ़ंक्शन) नंबर।

इस तरह, सिस्टम के पास समापन बिंदु के साथ संवाद करने के लिए पर्याप्त जानकारी है। हालाँकि, BAR में क्वेरीज़ का उपयोग करके डेटा ट्रांसमिट करना खराब प्रदर्शन है। सबसे पहले, 32-बिट वाइड बार के लिए, प्रयोग करने योग्य अनुरोध की लंबाई एक डबल शब्द (DWORD) तक सीमित है; 64-बिट बार के लिए, दो दोहरे शब्द। दूसरे, प्रत्येक अनुरोध केंद्रीय प्रोसेसर की भागीदारी के साथ होता है। केंद्रीय प्रोसेसर पर लोड को कम करने के लिए, साथ ही साथ प्रत्येक पैकेज के आकार को बढ़ाएं, यह आवश्यक है कि एंडपॉइंट स्वतंत्र रूप से डेटा को सिस्टम मेमोरी से या उसके पास ले जाए। ऐसा करने के लिए, एंडपॉइंट को यह पता होना चाहिए कि किस सिस्टम मेमोरी पते पर वह डेटा लिख या पढ़ सकता है।

उपरोक्त को देखते हुए, एंडपॉइंट और सिस्टम मेमोरी के बीच सामान्य डेटा ट्रांसफर स्कीम को निम्नानुसार दर्शाया जा सकता है:

एंडपॉइंट ड्राइवर डेटा लिखने के लिए सिस्टम मेमोरी में बफ़र्स आवंटित करता है;
ड्राइवर मेमोरी में पतों और बफर साइज़ का एक सेट बनाता है - डेटा लिखने के लिए बफर डिस्क्रिप्टर;
एंडपॉइंट ड्राइवर BAR क्षेत्रों से जुड़े डिवाइस रजिस्टरों के लिए डिस्क्रिप्टर के सेट का पता लिखता है;
समापन बिंदु ड्राइवर प्रोग्राम डेटा ट्रांसफर कंट्रोल रजिस्टरों को BAR क्षेत्रों से संबद्ध करता है;
एंडपॉइंट सिस्टम मेमोरी को लिखने के लिए डिस्क्रिप्टर का एक सेट प्राप्त करने के लिए सिस्टम मेमोरी को पढ़ने का अनुरोध भेजता है;
एंडपॉइंट सिस्टम मेमोरी को राइट रिक्वेस्ट भेजता है और स्टोरेज बफ़र को भरता है;
/ , , , ;
PCIe.

स्टेज पर जब ड्राइवर एंडपॉइंट रजिस्टरों को कॉन्फ़िगर करता है, तो BAR से जुड़े एड्रेस स्पेस के प्रकार के आधार पर, एंडपॉइंट को मेमोरी (चित्र 3) के लिए एक लिखित अनुरोध या I / O स्पेस के लिए एक लिखित अनुरोध प्राप्त होगा। यदि ड्राइवर रजिस्टर कॉन्फ़िगरेशन के दौरान एक रजिस्टर पढ़ता है, तो समापन बिंदु को संबंधित रीड अनुरोध (चित्र 4) भी प्राप्त होता है।

चित्रा 3 - स्मृति 1 डीडब्ल्यू लंबे लिखने के लिए

एक अनुरोध का उदाहरण चित्रा 4 - स्मृति 1 डीडब्ल्यू लंबे से पढ़ने के लिए एक अनुरोध का उदाहरण

लिखने या पढ़ने के अनुरोधों के विपरीत, I / O अनुरोधों की कई सीमाएँ हैं। सबसे पहले, दोनों लिखने और पढ़ने के अनुरोध को प्राप्तकर्ता से प्रतिक्रिया की आवश्यकता होती है। यह इस तथ्य की ओर जाता है कि I / O स्थान के अनुरोधों का उपयोग करके डेटा ट्रांसफर दर सैद्धांतिक PCIe बैंडविड्थ की अनुमति देने की तुलना में बहुत कम हो जाती है। दूसरे, I / O अंतरिक्ष अनुरोधों का पता 32 बिट्स तक सीमित है, जो 4 जीबी से परे सिस्टम मेमोरी के टुकड़े तक पहुंच की अनुमति नहीं देता है। तीसरा, I / O स्थान अनुरोध एक डबल शब्द से अधिक नहीं हो सकता है और परिवहन के लिए कई वर्चुअल चैनलों का उपयोग नहीं कर सकता है। इन कारणों से, I / O स्थान पर लिखने और पढ़ने के अनुरोधों पर आगे विचार नहीं किया जाएगा। फिर भी,लिखने / पढ़ने और मेमोरी / I / O स्पेस के लिए हेडर की सामग्री केवल कई क्षेत्रों में भिन्न होती है, इसलिए, आंकड़े 3 और 4 में दिखाए गए पैकेट संरचनाएं I / O स्थान के अनुरोधों पर भी लागू होती हैं।

जब कोई समापन बिंदु या PCIe रूट को मेमोरी या I / O स्पेस पढ़ने का अनुरोध मिलता है, तो डिवाइस को एक प्रतिक्रिया भेजनी होगी। यदि अनुरोध के प्रेषक को एक निश्चित समय के भीतर प्रतिक्रिया नहीं मिलती है, तो इससे प्रतिक्रिया की प्रतीक्षा में त्रुटि होगी। यदि किसी कारण से डिवाइस अनुरोधित डेटा नहीं भेज सकता है, तो उसे एक त्रुटि प्रतिक्रिया उत्पन्न करनी चाहिए। संभावित कारण हो सकते हैं: प्राप्तकर्ता इस अनुरोध (असमर्थित अनुरोध) का समर्थन नहीं करता है; प्राप्तकर्ता कॉन्फ़िगरेशन अनुरोध और इसे बाद में दोहराने के लिए अनुरोध करने के लिए तैयार नहीं है (कॉन्फ़िगरेशन अनुरोध पुनर्प्राप्ति स्थिति), एक आंतरिक त्रुटि हुई है, जिसके कारण प्राप्तकर्ता अनुरोध का जवाब नहीं दे सकता है और (कंप्लीट एबॉर्ट) को अस्वीकार कर सकता है।

रीड रिक्वेस्ट के लिए एक सफल प्रतिक्रिया और एक असमर्थित अनुरोध के लिए एक त्रुटि प्रतिक्रिया के लिए प्रारूप 5, 6 में दिखाए गए हैं।

चित्र 5 - पढ़ने के लिए एक सफल प्रतिक्रिया का उदाहरण चित्रा 6 -

एक असमर्थित अनुरोध के बारे में एक प्रतिक्रिया का उदाहरण

जबकि समापन बिंदु 4 जीबी के भीतर एक मेमोरी क्षेत्र तक पहुंच रहा है, पैकेट हेडर का प्रारूप आंकड़े 3 में दिखाए गए हेडर से अलग नहीं है, 4. लिखने के अनुरोधों के लिए या 4 जीबी से परे मेमोरी पढ़ना, डेस्टिनेशन एड्रेस के हाई ऑर्डर बिट्स के साथ एक अतिरिक्त डबल शब्द हेडर (चित्र 7) में उपयोग किया जाता है।

चित्र 7 - 128 बाइट लिखने के अनुरोध शीर्षलेख का एक उदाहरण।

पैकेट हैडर फ़ील्ड के संक्षिप्त नामों का विवरण तालिका 4 में प्रस्तुत किया गया है।

तालिका 4 - शीर्ष लेख फ़ील्ड के लिए संक्षिप्त सूची

नहीं। पी।	क्षेत्र पदनाम	क्षेत्र का नाम	नियुक्ति
1	टीसी	यातायात श्रेणी - यातायात वर्ग	वर्चुअल चैनल सदस्यता को परिभाषित करता है
2	एटीआर	गुण	: , , ID, ID.
3	TH	‒ TLP Processing Hint	, [1..0] .
4	TD	‒ TLP Digest	, .
5	EP		, .
6	AT	‒ Address Translation	, : , ,
7	BE	‒ Byte Enable
8	PH	पैकेज प्रसंस्करण संकेत - प्रसंस्करण संकेत	पैकेज प्राप्तकर्ता को सुझाव देता है कि पैकेज का उपयोग कैसे किया जाना चाहिए, साथ ही डेटा संरचना भी
9	बीसीएम	बाइट्स की संख्या में बदलाव की उपस्थिति	इंगित करता है कि पैकेट में बाइट्स की संख्या बदल गई है या नहीं। पीसीआई-एक्स डिवाइस के चेहरे पर केवल एक प्रेषक एक ध्वज सेट कर सकता है

यदि कोई समापन बिंदु किसी घटना की रिपोर्ट करने के लिए इंटरप्ट का उपयोग करता है, तो उसे एक उपयुक्त पैकेट भी बनाना होगा। कुल मिलाकर, PCIe तीन प्रकार के व्यवधानों का उपयोग कर सकता है:

विरासत में बाधा आती है (लिगेसी इंटरप्ट या इंट);
संदेशों के रूप में रुकावटें (मैसेज सिग्नलेड इंटरप्ट या एमएसआई);
विस्तारित संदेश व्यवधान (संदेश संकेतित व्यवधान विस्तारित या MSI-X)।

इनहेरिट किए गए INT इंटरप्ट को सिस्टम के साथ संगतता के लिए उपयोग किया जाता है जो संदेश इंटरप्ट का समर्थन नहीं करते हैं। वास्तव में, इस प्रकार की रुकावट एक संदेश (प्रकार संदेश का एक पैकेट) है जो एक भौतिक बाधा रेखा के संचालन का अनुकरण करता है। एक निर्दिष्ट घटना पर, समापन बिंदु PCIe रूट को एक संदेश भेजता है कि INT व्यवधान को सक्रिय कर दिया गया है, और फिर बाधा हैंडलर से कार्रवाई की प्रतीक्षा करता है। जब तक अंतःक्रिया हैंडलर निर्दिष्ट क्रिया करता है, तब तक INT व्यवधान सक्रिय अवस्था में होता है। अंतर्निहित रुकावट आपको घटना के स्रोत को निर्धारित करने की अनुमति नहीं देता है, जो इस रुकावट को पूरा करने के लिए PCIe पेड़ के सभी समापन बिंदुओं को क्रमिक रूप से स्कैन करने के लिए इंटरप्ट हैंडलर को बाध्य करता है। जब बाधा को सेवित किया जाता है, तो समापन बिंदु एक संदेश भेजता है जो बताता हैकि INT व्यवधान अधिक निष्क्रिय है। उपयोगकर्ता तर्क से संकेत पर FPGA हार्डवेयर कोर, स्वतंत्र रूप से INT इंटरप्ट के लिए आवश्यक संदेश उत्पन्न करता है, इसलिए पैकेट संरचना पर विचार नहीं किया जाएगा।

संदेश उनके विस्तारित संस्करण के साथ-साथ पीसीआई में बाधा का मुख्य और अनिवार्य प्रकार है। दोनों प्रकार के व्यवधान, वास्तव में, सिस्टम मेमोरी को एक डबल शब्द की लंबाई के साथ लिखने का अनुरोध है। एक नियमित अनुरोध से अंतर यह है कि सिस्टम कॉन्फ़िगरेशन के चरण में प्रत्येक डिवाइस के लिए रिकॉर्डिंग पता और पैकेज सामग्री आवंटित की जाती है। इस स्थिति में, केंद्रीय प्रोसेसर के अंदर स्थानीय उन्नत प्रोग्रामेबल इंटरप्रेन्योर कंट्रोलर (LAPIC) गंतव्य बन जाता है। इस प्रकार की रुकावट का उपयोग करते समय, PCIe पेड़ में सभी उपकरणों को क्रमिक रूप से प्रदूषित करना आवश्यक नहीं है। इसके अलावा, यदि सिस्टम डिवाइस को कई रुकावट वाले वैक्टर का उपयोग करने की अनुमति देता है, तो प्रत्येक वेक्टर अपने स्वयं के घटना से जुड़ा हो सकता है।साथ में, यह प्रसंस्करण के समय के लिए प्रोसेसर के समय को कम कर देता है और समग्र प्रणाली के प्रदर्शन को बढ़ाता है।

एमएसआई व्यवधान 32 अलग वैक्टरों के गठन की अनुमति देता है। सटीक संख्या समापन बिंदु की क्षमताओं पर निर्भर करती है। इस मामले में, सिस्टम वैक्टर के केवल भाग के उपयोग की अनुमति दे सकता है। कॉन्फ़िगरेशन चरण में, सिस्टम अंतः बिंदु के कॉन्फ़िगरेशन स्थान के विशेष रजिस्टरों को लिखने के लिए रुकावट पता और प्रारंभिक डेटा लिखता है। सभी सक्रिय व्यवधान एक ही पते का उपयोग करते हैं। लेकिन प्रत्येक वेक्टर के लिए, समापन बिंदु प्रारंभिक डेटा के बिट्स को बदलता है। उदाहरण के लिए, एक एंडपॉइंट को अधिकतम 4 इंटरप्ट वैक्टर का समर्थन करने दें, सिस्टम में सभी 4 वैक्टर की अनुमति है, और लिखने के लिए प्रारंभिक डेटा 0x4970 है। फिर, पहला वेक्टर बनाने के लिए, समापन बिंदु प्रारंभिक डेटा को अपरिवर्तित करता है। दूसरे वेक्टर के लिए, डिवाइस पहले बिट को बदलता है और 0x4971 नंबर को प्रसारित करता है।तीसरे और चौथे वैक्टर के लिए, डिवाइस क्रमशः 0x4972 और 0x4973 संख्याओं को प्रसारित करेगा।

FPGA हार्डवेयर कोर स्वतंत्र रूप से उपयोगकर्ता तर्क से एक संकेत द्वारा MSI बाधा के साथ एक पैकेट बनाते हैं। हालांकि, कर्नेल को एक बाधा भेजने के लिए कमांड करने से पहले, उपयोगकर्ता तर्क को एक विशेष कर्नेल इंटरफ़ेस के लिए आवश्यक वेक्टर के लिए पैकेट की सामग्री भी प्रदान करनी होगी।

MSI-X व्यवधान 2048 व्यक्तिगत वैक्टर को बनाने की अनुमति देता है। कॉन्फ़िगरेशन स्थान के संगत रजिस्टरों में, एंडपॉइंट इंगित करता है कि कौन से BAR एड्रेस स्पेस हैं और बेस एड्रेस से किस ऑफसेट के साथ इंटरप्ट टेबल (चित्र 8) और लंबित इंटरप्ट फ्लैग की तालिका (Pending Bit Array - PBA, चित्र 9) स्थित है, साथ ही दोनों के आकार भी। टेबल। सिस्टम रुकावट तालिका की प्रत्येक पंक्ति को लिखने के लिए एक अलग पता और डेटा लिखता है, और वेक्टर नियंत्रण क्षेत्र के पहले बिट के माध्यम से एक विशिष्ट वेक्टर के उपयोग की अनुमति भी देता है या प्रतिबंधित करता है। किसी दिए गए ईवेंट के लिए, समापन बिंदु लंबित अंतराल की ध्वज तालिका में एक ध्वज सेट करता है। यदि वेक्टर नियंत्रण क्षेत्र में इस रुकावट के लिए कोई मुखौटा सेट नहीं किया गया है, तो समापन बिंदु पैकेट की निर्दिष्ट सामग्री के साथ अंतरायन तालिका से पते पर एक बाधा भेजता है।

चित्र 8 - MSI-X इंटरप्ट वैक्टर की

तालिका चित्र 9 - लंबित व्यवधान के लिए झंडे की तालिका

FPGA हार्डवेयर कोर में MSI-X इंटरप्ट के लिए एक विशेष इंटरफ़ेस नहीं है। डेवलपर को स्वयं उपयोगकर्ता तर्क में एक रुकावट तालिका और लंबित व्यवधानों के झंडे की एक तालिका बनानी होगी। एक इंटरप्ट पैकेज पूरी तरह से उपयोगकर्ता-जनित और अन्य प्रकार के पैकेजों के साथ सामान्य कर्नेल इंटरफ़ेस के माध्यम से प्रेषित होता है। इस मामले में पैकेट प्रारूप, जैसा कि पहले ही ऊपर उल्लेख किया गया है, एक डबल शब्द की लंबाई के साथ सिस्टम मेमोरी में लिखने के अनुरोध के अनुरूप है।

संस्करण एवलॉन-एसटी में इंटेल से हार्डवेयर कोर पीसीआई एक्सप्रेस एफपीजीए वी-सीरीज़ की विशेषताएं

इस तथ्य के बावजूद कि विभिन्न निर्माताओं से पीसीआई एक्सप्रेस एफपीजीएएस के हार्डवेयर कोर समान कार्यक्षमता, व्यक्तिगत कोर इंटरफेस या उनके संचालन के क्रम को अलग-अलग लागू कर सकते हैं।
इंटेल वी-सीरीज़ पीसीआई एक्सप्रेस एफपीजीए हार्डवेयर कोर दो संस्करणों में उपलब्ध हैं: एवलॉन-एमएम और एवलॉन-एसटी के साथ। उत्तरार्द्ध, हालांकि इसे डेवलपर से अधिक प्रयास की आवश्यकता होती है, आपको सबसे अधिक बैंडविड्थ प्राप्त करने की अनुमति देता है। इस कारण से, एवलॉन-एमएम इंटरफेस वाला कर्नेल नहीं माना जाएगा।

एवलॉन-एसटी इंटरफ़ेस के साथ पीसीआई एक्सप्रेस कोर दस्तावेज पर्याप्त विस्तार से कर्नेल मापदंडों, इनपुट और आउटपुट सिग्नल का वर्णन करता है। हालाँकि, कर्नेल में कई विशेषताएं होती हैं, जिन पर एक डेवलपर को ध्यान देना चाहिए।

सुविधाओं का पहला समूह उन तरीकों से संबंधित है जो आपको PCIe आवश्यकताओं के अनुसार 100 ms के भीतर FPGAs को कॉन्फ़िगर करने की अनुमति देता है। FPP प्रकार के समानांतर लोडिंग के अलावा, डेवलपर को प्रोटोकॉल (CvP) के माध्यम से कॉन्फ़िगरेशन और कर्नेल की स्वायत्त मोड (स्वायत्त मोड) जैसे तरीकों की पेशकश की जाती है। डेवलपर को यह सुनिश्चित करना चाहिए कि प्रोटोकॉल के माध्यम से कॉन्फ़िगरेशन या स्टैंडअलोन कर्नेल मोड चयनित PCIe गति ("लेन दर" पैरामीटर) के लिए समर्थित है। प्रोटोकॉल के माध्यम से कॉन्फ़िगरेशन के लिए, संबंधित जानकारी कर्नेल प्रलेखन में पाई जा सकती है। ऑफ़लाइन मोड के मामले में, ऐसी कोई जानकारी नहीं है, इसलिए आपको परियोजना को संकलित करने की आवश्यकता है। यदि वर्तमान कर्नेल गति के लिए स्टैंडअलोन कर्नेल मोड का समर्थन नहीं किया जाता है, तो क्वार्टस एक संबंधित त्रुटि (चित्र 10) उत्पन्न करेगा।

चित्र 10 - ऑफ़लाइन मोड के लिए PCIe कर्नेल को संकलित करने में त्रुटि।

यदि कोई डेवलपर किसी प्रोटोकॉल के माध्यम से कॉन्फ़िगरेशन का उपयोग करने की योजना बना रहा है, तो उसे ध्यान देना चाहिए कि FPGA कोर PCIe कनेक्टर से जुड़ा है। यह विशेष रूप से सच है यदि डेवलपर एक समाप्त बोर्ड का उपयोग नहीं करता है, लेकिन उसका अपना डिवाइस है। कई PCIe हार्डवेयर कोर के साथ FPGAs में, केवल एक कोर CvP को सक्षम करने की अनुमति देता है। CvP समर्थन के साथ कोर का स्थान FPGA प्रलेखन में इंगित किया गया है।
सुविधाओं का दूसरा समूह एवलॉन-एसटी डेटा ट्रांसफर इंटरफ़ेस से संबंधित है। यह इंटरफ़ेस है जिसका उपयोग उपयोगकर्ता तर्क और कर्नेल के बीच लेनदेन-स्तर के पैकेट को स्थानांतरित करने के लिए किया जाता है।

प्राप्त करने वाले पक्ष में, कर्नेल में दो सिग्नल होते हैं जो उपयोगकर्ता को प्राप्त पैकेटों की प्राप्ति को रोकने की अनुमति देते हैं: rx_st_mask सिग्नल और rx_st_ready सिग्नल।
Rx_st_ready सिग्नल का उपयोग करके, डेवलपर सभी प्रकार के पैकेट के आउटपुट को रोक सकता है। हालांकि, यदि आप इस संकेत को सक्रिय करते हैं, तो कर्नेल ऑपरेटिंग आवृत्ति के केवल दो घड़ी चक्रों के बाद पैकेट के उत्पादन को रोक देगा। इसलिए, सिग्नल सक्रियण के दौरान, उपयोगकर्ता तर्क को अतिरिक्त मात्रा में डेटा प्राप्त करने के लिए तैयार होना चाहिए। यदि, उदाहरण के लिए, एक डेवलपर एक फीफो के रूप में एक बफर का उपयोग करता है, तो उसे बफर ओवरफ्लो से बचना चाहिए। अन्यथा, पैकेज की कुछ सामग्री खो जाएगी।

सिग्नल "rx_st_mask" का उपयोग करके, डेवलपर अनुरोधों को जारी करने के लिए निलंबित करता है जिसके लिए उत्तर भेजे जाने चाहिए। यह संकेत भी पैकेट के उत्पादन को तुरंत नहीं रोकता है। प्रलेखन के अनुसार, सिग्नल को सक्रिय करने के बाद, कर्नेल 10 अनुरोधों को जारी कर सकता है। यदि उपयोगकर्ता तर्क "rx_st_mask" को सक्रिय करता है, और प्राप्त पैकेट को संसाधित करने के लिए बफर में पर्याप्त स्थान नहीं है, तो यह "rx_st_ready" सिग्नल को भी सक्रिय कर सकता है। इस स्थिति में, उपयोगकर्ता तर्क आंतरिक हार्डवेयर कर्नेल बफर से किसी भी पैकेट को पढ़ना बंद कर देता है। यह न केवल हार्डवेयर कर्नेल बफ़र्स को ओवररन करता है, बल्कि पैकेट ऑर्डर आवश्यकताओं का भी उल्लंघन करता है। डिवाइस को आगे के अनुरोधों को छोड़ना चाहिए जिन्हें प्रतिक्रिया की आवश्यकता नहीं है, और प्रतिक्रियाओं को पढ़ना चाहिए। अन्यथा, डेटा चैनल कसकर अवरुद्ध हो जाएगा।इस कारण से, डेवलपर को उत्तरों के साथ अनुरोधों को संसाधित करने के लिए एक अतिरिक्त बफर का उपयोग करना चाहिए और तर्क को उच्च प्राथमिकता वाले पैकेट को अवरुद्ध करने की अनुमति नहीं देना चाहिए।

संचारण पक्ष पर, tx_st_valid और tx_st_ready संकेतों से समस्याएं हो सकती हैं। यदि tx_st_ready संकेत सक्रिय है, तो उपयोगकर्ता तर्क के लिए निवर्तमान पैकेट के बीच में tx_st_valid रीसेट करना निषिद्ध है। इसका मतलब है कि स्थानांतरण के दौरान, डेवलपर को पैकेज की संपूर्ण सामग्री प्रदान करनी होगी। यदि डेटा स्रोत कर्नेल इंटरफ़ेस से धीमा है, तो उपयोगकर्ता तर्क को पैकेज की शुरुआत से पहले आवश्यक मात्रा में डेटा को जमा करना होगा।
प्राप्तकर्ता पक्ष और संचारण पक्ष दोनों पर, डेवलपर को पैकेट के शीर्षलेख और सामग्री में बाइट क्रम पर ध्यान देना चाहिए, साथ ही डेटा संरेखण भी।

हार्डवेयर कोर के एवलॉन-एसटी पैकेट में, पीसीआई पैकेट के हेडर के अंदर प्रत्येक डबल शब्द के भीतर, बाइट्स कम से उच्च तक का पालन करते हैं; पैकेज सामग्री के अंदर - सबसे पुराने से सबसे कम उम्र तक। डेवलपर को एंडपॉइंट से रूट पर डेटा को सफलतापूर्वक स्थानांतरित करने के लिए आउटगोइंग पैकेट में इसी तरह के आदेश का उपयोग करना चाहिए।

हार्डवेयर कोर का एवलॉन-एसटी इंटरफ़ेस 64 बिट के गुणकों में डेटा को संरेखित करता है। एवलॉन-एसटी इंटरफ़ेस की चौड़ाई के आधार पर, लेन-देन-स्तर पैकेट हेडर और पैकेट पते की लंबाई, कर्नेल पैकेट हेडर और उसकी सामग्री के बीच एक खाली डबल शब्द जोड़ सकता है। बदले में, डेटा संचारित करते समय, उपयोगकर्ता तर्क को कर्नेल के साथ सादृश्य द्वारा अग्रिम में एक खाली डबल शब्द जोड़ना होगा। इस खाली डबल शब्द को पैकेट की लंबाई पर ध्यान नहीं दिया जाता है और यह केवल हार्डवेयर कर्नेल के सही संचालन के लिए आवश्यक है।

अगली सुविधा आने वाली रीड प्रतिक्रियाओं से संबंधित है। कर्नेल विवरण कहता है कि यह आने वाली प्रतिक्रियाओं को याद नहीं करता है जिसकी पहचानकर्ता निवर्तमान अनुरोध से मेल नहीं खाता है। उसी समय, उपयोगकर्ता तर्क को प्रतिक्रियाओं के लिए प्रतीक्षा समय का पालन करना चाहिए। यदि प्रतीक्षा समय पार हो गया है, तो उपयोगकर्ता तर्क को "cpl_err [0]" या "cpl_err [1]" ध्वज को उठाना होगा। यह प्रलेखन से स्पष्ट नहीं है कि जब समापन बिंदु एकाधिक रीड अनुरोध भेजता है तो फ़िल्टरिंग कैसे काम करेगा। उपयोगकर्ता तर्क केवल कर्नेल को बताता है कि टाइमआउट एक अनुरोध के लिए समाप्त हो गया है, लेकिन कर्नेल को इस अनुरोध के पहचानकर्ता को पास नहीं कर सकता है। एक संभावना है कि कर्नेल एक समयसीमा समाप्त होने के साथ एक अनुरोध के लिए उपयोगकर्ता पक्ष प्रतिक्रियाओं को प्रेषित कर सकता है। इसलिए, डेवलपर को आने वाली प्रतिक्रियाओं के लिए अपना फ़िल्टर बनाना होगा।

अंत में, डेवलपर्स को आउटगोइंग पैकेज के लिए उपलब्ध ऋणों की जानकारी का उपयोग करने के लिए दृढ़ता से प्रोत्साहित किया जाता है। कोर प्रलेखन कहता है कि यह आवश्यक नहीं है, क्योंकि कर्नेल पर्याप्त ऋण नहीं होने पर ऋणों की जांच करता है और पैकेजों को अवरुद्ध करता है। हालाँकि, सभी प्रकार के पैकेज कर्नेल में एकल इंटरफ़ेस के माध्यम से आते हैं। यदि कर्नेल पैकेट बफ़र ओवरफ्लो होता है, तो कर्नेल tx_st_ready को शून्य पर संकेत देता है। जब तक tx_st_ready सिग्नल एक पर सेट किया जाता है, तब तक उपयोगकर्ता तर्क, सिद्धांत रूप में, कोई भी पैकेट नहीं भेज सकता है। उपलब्ध ऋण की संख्या एक भागीदार डिवाइस से संकुल के माध्यम से अद्यतन की जाती है। यदि उपयोगकर्ता का तर्क न केवल अक्सर लिखता है, बल्कि पढ़ता भी है, तो जिस गति के साथ कर्नेल सीमा काउंटरर्स को अपडेट करता है वह गति होती है। अंत में, समग्र प्रणाली प्रदर्शन ग्रस्त है।

निष्कर्ष

लेख ने पीसीआई एक्सप्रेस, मुख्य डेटा पैकेट के स्वरूपों के माध्यम से डेटा ट्रांसफर के सामान्य सिद्धांतों का वर्णन किया। फिर भी, लेखक ने ऐसे इंटरफ़ेस घटकों को वर्चुअल चैनल के रूप में छोड़ दिया, पढ़ने के लिए आने वाली प्रतिक्रियाओं की मात्रा पर नियंत्रण, और पैकेट का क्रम सख्त नहीं है। इन विषयों पर कई विदेशी स्रोतों [ 4 , 6 ] में विस्तार से चर्चा की गई है ।
लेख में इंटेल एक्सप्रेस वी-सीरीज़ FPGA FPGA हार्डवेयर कोर की विशेषताएं भी शामिल हैं जो लेखक ने इंटरफ़ेस नियंत्रक पर काम करते समय सामना किया। यह अनुभव अन्य डेवलपर्स के लिए उपयोगी हो सकता है।

इंटेल वी-सीरीज़ FPGAs में पीसीआई एक्सप्रेस: इंटरफ़ेस मूल बातें और हार्डवेयर कोर सुविधाएँ

परिचय

PCIe स्तर और पैकेट प्रकार

लेन-देन-स्तर पैकेट रूटिंग

.

संस्करण एवलॉन-एसटी में इंटेल से हार्डवेयर कोर पीसीआई एक्सप्रेस एफपीजीए वी-सीरीज़ की विशेषताएं

निष्कर्ष

उपयोग किए गए स्रोतों की सूची

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