🤸🏽 💛 👨🏼‍✈️ तकनीकी प्रक्रियाओं के युद्ध की शुरुआत: 5 एनएम और 3 एनएम ☔️ 👋🏾 🎧

नई ट्रांजिस्टर संरचनाएं, नए उपकरण और प्रक्रियाएं क्षितिज पर दिखाई देती हैं - और उनके साथ बहुत सारी समस्याएं हैं

कई कारखाने 5-एनएम प्रक्रिया प्रौद्योगिकी को बाजार में लाने की कोशिश कर रहे हैं, लेकिन उनके ग्राहकों को यह तय करना है कि वर्तमान ट्रांजिस्टर पर नए चिप्स को डिज़ाइन करना है, या 3-एनएम प्रक्रिया प्रौद्योगिकी में बनाए गए नए लोगों पर स्विच करना है।

संक्रमण के लिए, आपको या तो मौजूदा एनएमएफईटी को 3 एनएम तक विस्तारित करना होगा, या 3 एनएम या 2 एनएम पर नई गेट-ऑल-अराउंड एफईटी, जीएए एफईटी] तकनीक को लागू करना होगा। GAA FET फिनफेट की तुलना में अगला विकासवादी कदम है, वे तेजी से काम करते हैं, लेकिन ये नए ट्रांजिस्टर निर्माण के लिए अधिक जटिल और अधिक महंगे हैं, और उन पर स्विच करना बहुत दर्दनाक हो सकता है। दूसरी ओर, उद्योग इन नई तकनीकी प्रक्रियाओं का रास्ता साफ करने के लिए, नक़्क़ाशी, संरचना आदि के लिए नई तकनीकों का विकास कर रहा है।

इन GAA FETs के लिए रिलीज़ की तारीखें फैक्ट्री से भिन्न होती हैं। सैमसंग और TSMC 7 एनएम पर finFET कर रहे हैं, और इस साल वे 5 एनएम पर finFET की रीमेक करने की योजना बना रहे हैं, साथ ही साथ 5 एनएम के आधे चरण में चिप्स का उत्पादन भी करते हैं। इस तरह की तकनीकी प्रक्रियाओं से ऑपरेशन की गति और ऊर्जा खपत दोनों में सुधार होगा।

3 एनएम के लिए, तब सैमसंग की योजना एक या दो साल में एफएएन नैनोसेट पर कूदने की है - एक नए प्रकार का जीएए ट्रांजिस्टर। TSMC ने पहली बार 3 एनएम पर फिनफेट जारी करने की योजना बनाई है। TSMC अगले कदम के रूप में 3 एनएम या 2 एनएम पर GAA जारी करेगा, जैसा कि कई विश्लेषकों और उपकरण आपूर्तिकर्ताओं को लगता है।

आईबीएस के निदेशक, हैंडेल जोन्स ने कहा, "टीएसएमसी ने 3 एनएम पर फिनफेट के विकास को गति दी, जो 5 एनएम के सिकुड़े हुए संस्करण हैं।" - 3 एनएम टीएसएमसी में फिनफेट की पहली परीक्षण प्रतियों का उत्पादन 2020 में शुरू होगा। 2021 की तीसरी तिमाही के लिए औद्योगिक उत्पादन की योजना बनाई गई है, जो सैमसंग से 3 एनएम प्रक्रिया प्रौद्योगिकी की शुरुआत से एक चौथाई पहले है। "टीएसएमसी में जीएए विकास 12-18 महीने तक सैमसंग से पिछड़ जाता है, लेकिन 3 एनएम पर फिनफेट की रिहाई के लिए एक आक्रामक रणनीति इस अंतर की भरपाई कर सकती है।"

TSMC 3 एनएम पर अपने विकल्पों का मूल्यांकन करना जारी रखता है, और योजनाएं अभी भी बदल सकती हैं। हालांकि कंपनी स्थिति पर टिप्पणी नहीं करती है, लेकिन जल्द ही 3 एनएम के लिए अपनी योजनाओं को प्रकट करने का वादा करती है। फिर भी, TSMC से 3 एनएम फिनफेट का संक्रमण एक तार्किक कदम है। नए ट्रांजिस्टर पर स्विच करने से ग्राहकों पर प्रतिकूल प्रभाव पड़ सकता है। लेकिन अंततः, फिनफेट समाप्त हो जाएगा, इसलिए TSMC के पास GAA पर स्विच करने के अलावा कोई विकल्प नहीं है।

अन्य कंपनियां भी उन्नत प्रक्रियाएं विकसित कर रही हैं। इंटेल, कभी-कभी वाणिज्यिक उत्पादन में शामिल होता है, प्रयोगशाला में 7 एनएम का अध्ययन करते हुए, 10 एनएम पर चिप्स का उत्पादन करता है। इस बीच, एसएमआईसी प्रयोगशाला में 10 एनएम / 7 एनएम की खोज करते हुए 16 एनएम / 12 एनएम पर फिनफेट बनाता है।

सभी उन्नत प्रक्रियाओं के लिए महत्वपूर्ण वित्त की आवश्यकता होती है, और सभी चिप्स को 3 एनएम या अन्य उन्नत तकनीकों की आवश्यकता नहीं होती है। बढ़ती कीमतें अन्य विकास विकल्पों का पता लगाने के लिए कंपनियों को मजबूर कर रही हैं। स्केलिंग के लाभों को प्राप्त करने का एक और तरीका नए प्रकार के उन्नत चिप पैकेजों के साथ है। कई कंपनियां ऐसे मामलों को विकसित कर रही हैं।

विभिन्न प्रौद्योगिकियों के ऑपरेटिंग वोल्टेज

क्या स्केलिंग समाप्त हो गई है?

चिप्स में ट्रांजिस्टर, संपर्क और उनके कनेक्शन होते हैं। ट्रांजिस्टर स्विच की भूमिका निभाते हैं। उन्नत चिप्स में 35 बिलियन ट्रांजिस्टर हो सकते हैं।

ट्रांजिस्टर के शीर्ष पर छोटे तांबे के तार होते हैं जो ट्रांजिस्टर के बीच विद्युत संकेतों का संचालन करते हैं। ट्रांजिस्टर और वायरिंग एक मध्यवर्ती मध्य रेखा (MOL) परत द्वारा जुड़े होते हैं। MOL में छोटे संपर्क होते हैं।

स्केलिंग इंटीग्रेटेड सर्किट (ICs), उनके विकास का पारंपरिक तरीका है, प्रत्येक नई विनिर्माण प्रक्रिया के साथ IC के आकार को कम करना और उन्हें एक अखंड क्रिस्टल पर पैक करना है।

यह अंत करने के लिए, हर 18-24 महीनों में चिप निर्माता एक नई प्रक्रिया पेश करते हैं जो ट्रांजिस्टर पैकेजिंग की बढ़ती घनत्व प्रदान करता है। प्रत्येक प्रक्रिया को एक संख्यात्मक नाम दिया जाता है। प्रारंभ में, ये नाम ट्रांजिस्टर वाल्व की लंबाई के साथ जुड़े थे।

प्रत्येक बाद की प्रक्रिया के लिए, निर्माताओं ने ट्रांजिस्टर विनिर्देशों को 0.7 गुना बढ़ा दिया, जो उद्योग को समान बिजली की खपत के साथ 40% तक प्रदर्शन बढ़ाने और आकार को 50% तक कम करने की अनुमति देता है। स्केलिंग चिप्स आपको नए, अधिक कार्यात्मक इलेक्ट्रॉनिक उत्पाद जारी करने की अनुमति देता है।

सूत्र ने काम किया, और चिप निर्माताओं ने धीरे-धीरे तकनीकी प्रक्रियाओं को बदल दिया। लेकिन 20 एनएम के मोड़ पर, एक बदलाव हुआ - पारंपरिक फ्लैट ट्रांजिस्टर ने अपने पूरे संसाधन को चुना है। 2011 के बाद से, निर्माताओं ने फिनफेट पर स्विच किया, जिसने उन्हें आगे उपकरणों को स्केल करने की अनुमति दी।

हालांकि, फिनफेट निर्माण के लिए अधिक महंगा है। परिणामस्वरूप, अनुसंधान और विकास की लागत आसमान छू गई है। इसलिए, एक तकनीकी प्रक्रिया से दूसरे में संक्रमण की अवधि 18 से 30 या अधिक महीनों तक बढ़ गई है।

इंटेल ने 0.7 बार स्केलिंग की सामान्य प्रवृत्ति का पालन किया है। हालांकि, 16 एनएम / 14 एनएम से शुरू, अन्य निर्माताओं ने इस सूत्र को स्थानांतरित किया है, जिसने कुछ भ्रम की शुरुआत की।

इस बिंदु पर, तकनीकी प्रक्रियाओं की संख्या धुंधली पड़ने लगी और ट्रांजिस्टर के विनिर्देशों के साथ स्पर्श खो गया। आज, ये नाम केवल विपणन की शर्तें हैं। "तकनीकी प्रक्रियाओं का पदनाम कम सार्थक और समझ में आता जा रहा है," गार्टनर के एक विश्लेषक शमूएल वॉन ने कहा। - उदाहरण के लिए, 5 एनएम या 3 एनएम पर 5 या 3 एनएम के बराबर एक भी ज्यामितीय आकार नहीं है। इसके अलावा, विभिन्न निर्माताओं से प्रक्रियाएं अधिक से अधिक भिन्न होती जा रही हैं। एक ही प्रक्रिया प्रौद्योगिकी के लिए, चिप प्रदर्शन TSMC, सैमसंग और जाहिर है, इंटेल के बीच भिन्न होता है।

उन्नत विनिर्माण प्रक्रियाओं में स्केलिंग धीमी हो जाती है। 7 एनएम की प्रक्रिया के लिए, IC नॉलेज और TEL के अनुसार, ट्रांजिस्टर का गेट स्टेप [कॉन्टैक्ट पॉली पिच, CPP] 40 एनएम के मेटल स्टेप के साथ 56-57 एनएम है। 5 एनएम के लिए, सीपीपी 26 एनएम के एक धातु पिच के साथ लगभग 45-50 एनएम है। CPP, ट्रांजिस्टर के लिए एक प्रमुख मीट्रिक, स्रोत और नाली संपर्कों के बीच की दूरी को संदर्भित करता है।

इसके अलावा, लागत और गति का अनुपात बिल्कुल भी ऐसा नहीं दिखता है, क्योंकि कई लोग मानते हैं कि मूर के कानून पहले ही खुद को खत्म कर चुके हैं।

"मूर का कानून वास्तव में सिर्फ एक अवलोकन है, जो एक स्व-पूर्ति भविष्यवाणी बन गया है जो अर्धचालक उद्योग को आगे बढ़ाता है। ब्रूअर साइंस के मुख्य प्रौद्योगिकी अधिकारी डगलस गुएरेरो ने कहा, मूर के कानून का आर्थिक पहलू कई पैटर्निंग और अत्यधिक पराबैंगनी लिथोग्राफी (ईयूवी) की बढ़ती लागत के साथ खराब होने लगा। "नए आर्किटेक्चर और डिज़ाइन कंप्यूटिंग शक्ति में वृद्धि प्रदान करेंगे, लेकिन यह अब स्केलेबल नहीं होगा।" इसका मतलब है कि भविष्य में, चिप्स कंप्यूटिंग शक्ति में वृद्धि करेंगे, लेकिन उनकी लागत पहले की तरह तेज गति से कम नहीं होगी। "

स्केलिंग ऐसी चीज नहीं है जो पूरी तरह से रुक जाए। एआई, सर्वर और स्मार्टफोन को कभी-कभी तेज चिप्स और उन्नत विनिर्माण प्रक्रियाओं की आवश्यकता होती है। “लगभग दस साल पहले, कुछ लोगों ने पूछा: किसे और भी अधिक ट्रांजिस्टर चाहिए? कुछ लोगों ने सोचा कि पूरी तरह से विदेशी अनुप्रयोगों को छोड़कर, तेज कंप्यूटर के साथ क्या करना है, इसके बारे में दुनिया में कोई विचार नहीं थे, “डी 2 एस के निदेशक अकी फुजीमुरा ने कहा। - आज, चीजों की इंटरनेट के लिए, कम लागत, काफी अच्छा प्रदर्शन और एकीकरण क्षमता घनत्व में एक साधारण वृद्धि को बेहतर बनाती है। हालांकि, तेज और अधिक किफायती चिप्स के निर्माण के लिए, जिसमें ट्रांजिस्टर की लागत में गिरावट आएगी, तेज ट्रांजिस्टर की आवश्यकता होती है। "

जाहिर है, हर चीज के लिए उन्नत तकनीकी प्रक्रियाओं की जरूरत नहीं होती है। अच्छी तरह से स्थापित तकनीकी प्रक्रियाओं द्वारा उत्पादित चिप्स के लिए, एक उच्च मांग है। यूएमसी के अध्यक्षों में से एक, जेसन वॉन ने कहा, "इसमें स्मार्टफोन में रेडियो तरंगों और स्मार्टफोन में ओएलईडी डिस्प्ले के साथ-साथ बिजली प्रबंधन के लिए आईसी के साथ काम करने के लिए आईसी शामिल हैं।"

FinFET स्केलिंग

चिप स्केलिंग के मामले में, वर्षों से निर्माताओं ने समान पैटर्न के साथ, समान प्रकार के ट्रांजिस्टर का पालन किया। 2011 में, इंटेल ने 22 एनएम और उसके बाद 16 एनएम / 14 एनएम पर फिनफेट पर स्विच किया।

एफआईएफईटी में, फिन के तीनों तरफ वाल्व लगाकर करंट को नियंत्रित किया जाता है। FinFET में 2 से 4 फ़ाइनल हैं। प्रत्येक की अपनी विशिष्ट चौड़ाई, ऊंचाई और आकार है।

22 एनएम पर इंटेल से पहली पीढ़ी के फिनफेट में 60 एनएम और 34 एनएम की ऊंचाई वाली एक अंतिम पिच थी। फिर, 14 एनएम पर, पिच और ऊंचाई समान थी, 42 एनएम।

Intel ने finFET को स्केल करने के लिए फिन को लंबा और पतला बनाया। लाम रिसर्च में विश्वविद्यालय के संबंधों के निदेशक, नेरिसा ड्रेगर ने अपने ब्लॉग पर लिखा है, "स्केलिंग फिनफेट डिवाइस के अनुप्रस्थ आयामों को कम करता है, क्षेत्र पर घनत्व बढ़ाता है, और अंतिम ऊंचाई को बढ़ाता है।"

10nm / 7nm प्रोसेस टेक्नॉलॉजी में, चिप मेकर्स फिनफेट स्केलिंग के साथ इसी तरह गए। 2018 में, TSMC ने पहले 7nm finFETs का उत्पादन शुरू किया, इसके बाद सैमसंग था। कई देरी के बाद इंटेल ने पिछले साल 10 एनएम पर उत्पादन शुरू किया।

2020 में, कारखाना प्रतिस्पर्धा बढ़ जाएगी। सैमसंग और TSMC 5 एनएम और विभिन्न आधे-पूर्णांक निर्माण प्रक्रियाएं तैयार कर रहे हैं। अध्ययन 3 एनएम के बारे में चल रहे हैं।

सभी प्रक्रियाएं महंगी हैं। 3 एनएम चिप डिजाइन करने की लागत $ 650 मिलियन है - 5 एनएम डिवाइस के लिए $ 436.3 मिलियन और 7 एनएम डिवाइस के लिए $ 222.3 मिलियन की तुलना करें। यह ऐसे विकास की लागत है, जिसके बाद एक साल बाद प्रौद्योगिकी उत्पादन में जाती है।

7nm की तुलना में, सैमसंग के 5nm फिनफेट तार्किक क्षेत्र में 25% की वृद्धि, और ऊर्जा की खपत में 20% की कमी या गति में 10% की वृद्धि देगा।

इसकी तुलना में, TSMC से 5 मिमी की TMMET "एक ही बिजली की खपत पर 15% अधिक गति या एक ही गति पर बिजली की खपत में 30% की कमी, तार्किक घनत्व में 1.84-गुना वृद्धि के साथ," जोफ्रे येप के मुख्य कार्यकारी अधिकारी ने कहा। TSMC में उन्नत तकनीक।

7 एनएम और 5 एनएम की तकनीकी प्रक्रियाओं में, चिप निर्माताओं ने बड़े बदलाव किए हैं। चिप्स में मिशन-क्रिटिकल फीचर्स के निर्माण के लिए, दोनों कंपनियों ने पारंपरिक 193 एनएम लिथोग्राफी से चरम पराबैंगनी लिथोग्राफी (EUV) की ओर रुख किया है। EUV 13.5 एनएम के तरंग दैर्ध्य का उपयोग करता है, जो प्रक्रिया को सरल करता है।

लेकिन EUV चिप स्केलिंग की सभी समस्याओं का समाधान नहीं करता है। "इन समस्याओं को हल करने के लिए न केवल स्केलिंग की आवश्यकता होती है, बल्कि नई सामग्रियों के उपयोग, नई प्रकार की एकीकृत गैर-वाष्पशील मेमोरी और उन्नत लॉजिक आर्किटेक्चर, नए नक़्क़ाशी के दृष्टिकोण, मामलों और चिपलेट डिज़ाइनों के निर्माण में नवाचार," रेजिना फ्राइड, प्रौद्योगिकी के प्रबंध निदेशक सहित विभिन्न प्रकार की तकनीकों की आवश्यकता होती है। अनुप्रयुक्त सामग्री।

इस बीच, पर्दे के पीछे, सैमसंग और TSMC अपने 3nm प्रक्रिया विकल्प तैयार कर रहे हैं। अतीत में, चिप निर्माताओं ने उसी रास्ते का अनुसरण किया था, लेकिन आज उनके रास्ते अलग हो जाते हैं।

"3 एनएम अलग-अलग स्वादों में आता है, जैसे कि फिनफेट और जीएए," वॉन ने कहा। "यह ग्राहकों को लागत, घनत्व, बिजली की खपत और गति के विभिन्न संयोजनों को चुनने में सक्षम बनाता है, ताकि उनकी जरूरतों को पूरा किया जा सके।"

सैमसंग ने नैनोमीटर शीट FET को 3 एनएम पर लाने का वादा किया है। TSMC भी उन पर काम कर रहा है, लेकिन अगली पीढ़ी के लिए FIFET के उपयोग को बढ़ाने की योजना है। "TSMC 2021 की तीसरी तिमाही में एक 3 एनएम finFET होगा," जोन्स ने कहा। "टीएसए का GAA 2022-2023 में दिखाई देगा।"

यहां कारखानों के ग्राहकों को लागत और तकनीकी समझौता के संबंध में पेशेवरों और विपक्षों का वजन करना चाहिए। फिनफेट एक्सटेंशन एक सुरक्षित तरीका है। "कई ग्राहक TSMC को सबसे कम जोखिम वाले निर्माता के रूप में देखते हैं," जोन्स ने कहा।

हालांकि, GAA प्रदर्शन में थोड़ी वृद्धि प्रदान करता है। जोन्स ने कहा, "जीएए में 3 एनएम से कम थ्रेशोल्ड वोल्टेज और संभावित रूप से 15-20% कम बिजली की खपत है।" "हालांकि, गति का अंतर 8% के स्तर पर होगा, क्योंकि MOL और BEOL समान हैं।"

बैकेंड-ऑफ-द-लाइन (BEOL) और MOL उन्नत चिप्स में अड़चनें हैं। एमओएल की समस्या संपर्क प्रतिरोध है।

बीईओएल उत्पादन चरण है जहां वायरिंग जुड़ा हुआ है। उनकी क्रमिक कमी के कारण, कैपेसिटिव प्रतिरोध से जुड़े विलंब होते हैं। FinFET और GAA विभिन्न ट्रांजिस्टर का उपयोग करते हैं, लेकिन 3 एनएम निर्माण प्रक्रिया में उनकी कनेक्शन योजनाएं लगभग समान हैं। कैपेसिटिव देरी दोनों प्रकार के ट्रांजिस्टर को नुकसान पहुंचाएगी।

अन्य समस्याएं हैं। जब फिन की चौड़ाई 5 एनएम तक पहुँच जाती है, तो finFET अपनी क्षमताओं को समाप्त कर देगा। 5 एनएम / 3 एनएम निर्माण प्रक्रियाओं पर पहले से ही इस सीमा को समाप्त कर दिया गया।

इसके अलावा, अन्य विनिर्माण प्रक्रियाओं में दो या दो से अधिक पंखों की तुलना में 3 एनएम पर फिनएफईटी एकल फिन से मिलकर बना सकता है। इमेक में सीएमओ के निदेशक नाओटो होरिगुची ने कहा, '' एफएएमईटी को 3 एनएम तक बढ़ाने के लिए, हमें विशेष तकनीकों की आवश्यकता होगी, जो एक ही फिन की शक्ति को बढ़ाती हैं और घटिया घटनाओं को कम करती हैं।

फिनमैट को 3 एनएम तक विस्तारित करने का एक तरीका पी-चैनल के लिए जर्मेनियम पर स्विच करना है। हाई-बैंडविड्थ चैनलों के साथ 3 एनएम पर फिनफेट चिप्स की गति बढ़ाने में मदद करेगा, हालांकि, वे कुछ एकीकरण समस्याओं का सामना करेंगे।

नैनोसेट्स में संक्रमण

अंततः, फिनफेट अब स्केल नहीं होगा, और चिप निर्माताओं को नए ट्रांजिस्टर, यानी नैनोसेट एफईटी पर स्विच करना होगा।

जब 2017 में सैमसंग ने 3 एनएम मल्टी ब्रिज चैनल FET (MBCFET) की शुरुआत की तो नैनोसेट FET ने रफ्तार पकड़नी शुरू कर दी। MBCFETs नैनोसेट FET हैं। परीक्षण नमूने इस वर्ष का उत्पादन शुरू हो जाएगा, और 2022 में औद्योगिक उत्पादन शुरू हो जाएगा।

TSMC नैनोसेट FET के साथ भी काम करता है, जो एक प्रकार का GAA ट्रांजिस्टर है। Nanosheet FETs 5 एनएम पर finFETs स्केलिंग के लिए एक मामूली लाभ प्रदान करते हैं, लेकिन उनके पास कई फायदे हैं।

Nanosheet FET, वास्तव में, finFET है, एक तरफ रखी गई है, और शटर के साथ लिपटे हुए हैं। एक नैनोसेट में कई अलग-अलग पतली क्षैतिज चादरें होती हैं जो एक दूसरे के ऊपर रखी जाती हैं। प्रत्येक शीट एक अलग चैनल है।

प्रत्येक शीट के चारों ओर एक गेट है, और परिणाम एक रिंग ट्रांजिस्टर है। सैद्धांतिक रूप से, nanosheet FETs कम रिसाव के साथ उच्च प्रदर्शन प्रदान करते हैं, क्योंकि वर्तमान को संरचना के चार पक्षों से नियंत्रित किया जाता है।

प्रारंभ में, लगभग चार शीट प्रति नैनोसेट FET होगी। होरिगुची ने कहा, "एक सामान्य नैनोशीट की चौड़ाई 12 से 16 एनएम है, और मोटाई 5 एनएम है।"

यह नैनो शीट फिनफेट से अलग है। FinFET के पास सीमित संख्या में पंख हैं, जो डिजाइनरों के काम को सीमित करता है। “नैनोशीट का लाभ यह है कि इसे चौड़ाई में बदला जा सकता है। डिजाइनर के अनुरोध पर चौड़ाई का चयन किया जा सकता है। इससे उन्हें थोड़ी आजादी मिलती है। वे ऊर्जा की खपत और गति के अनुपात के लिए सबसे अच्छा विकल्प पा सकते हैं।

उदाहरण के लिए, एक व्यापक शीट के साथ एक ट्रांजिस्टर में एक बड़ा उत्तेजना वर्तमान होगा। एक संकीर्ण शीट आपको डिवाइस को छोटे क्षेत्र के वर्तमान के साथ छोटा करने की अनुमति देता है।

नैनोलिथ नैनोवायर तकनीक से जुड़े हैं, जिसमें तार चैनल के रूप में काम करते हैं। चैनल की चौड़ाई सीमित करने से फ़ील्ड वर्तमान सीमित हो जाती है।

इसलिए, नैनोसेट FET और गति प्राप्त करना। हालांकि, 3 एनएम पर इस तकनीक और finFET में कई समस्याएं हैं। “FinFET समस्या फिन चौड़ाई और फिन प्रोफाइल के क्वांटम नियंत्रण से संबंधित हैं। नैनोसिहेट्स की समस्याएं पी / एन असंतुलन, नीचे की शीट की दक्षता, चादरों के बीच इंटरलेयर्स, वाल्व की लंबाई के नियंत्रण से संबंधित हैं, ”जीन केई, टीएसएमसी के उप निदेशक ने आईईडीएम में एक प्रस्तुति के दौरान कहा।

इन सभी कठिनाइयों को देखते हुए, नैनोसेटशीट FET की तकनीक में प्रवेश करने में कुछ समय लगेगा। "नए ट्रांजिस्टर आर्किटेक्चर के लिए संक्रमण में कई बाधाएं हैं," गुरेरो ने कहा। "निश्चित रूप से, इसके लिए नई सामग्रियों की आवश्यकता होगी।"

प्रक्रिया के सबसे सरल संस्करण में, एक सब्सट्रेट पर एक सुपरलैटिस के गठन के साथ एक नैनोसेट एफईटी का निर्माण शुरू होता है। उपकला साधन एक सब्सट्रेट पर एक सिलिकॉन-जर्मेनियम मिश्र धातु (SiGe) और सिलिकॉन की interleaved परतों को रखता है। स्टैक में कम से कम तीन SiGe परत और तीन सिलिकॉन परत शामिल होंगे।

फिर, संरचना और नक़्क़ाशी के माध्यम से सुपरलैटिस में ऊर्ध्वाधर पंख बनते हैं, जिसके लिए बहुत सटीक प्रक्रिया नियंत्रण की आवश्यकता होती है।

फिर सबसे कठिन चरणों में से एक शुरू होता है - आंतरिक गैसकेट का गठन। सबसे पहले, SiGe परतों के बाहरी हिस्सों को सुपरलैटिस में फ्लश किया जाता है। यह ढांकता हुआ से भरे हुए छोटे अवकाश बनाता है। काई ने कहा, "वाल्व की क्षमता को कम करने के लिए इनडोर गास्केट की आवश्यकता होती है।" "उन्हें बनाना प्रक्रिया का एक अनिवार्य हिस्सा है।"

और ऐसी प्रौद्योगिकियां पहले से मौजूद हैं - आईबीएम और टेली ने हाल ही में एक नई नक़्क़ाशी तकनीक का वर्णन किया है, जो आंतरिक गैसकेट और चैनल उत्पादन दोनों के लिए उपयुक्त है। इसके लिए, 150: 1 के अनुपात के साथ SiGe की आइसोट्रोपिक सूखी नक़्क़ाशी का उपयोग किया जाता है।

यह तकनीक आपको बहुत सटीक आंतरिक गैसकेट प्राप्त करने की अनुमति देती है। आईबीएम में आर एंड डी प्रबंधक निकोलस लॉबेट ने कहा, "सीजीई में अवकाश बनाने के लिए परतों के बहुत चुनिंदा पार्श्व अंधा निर्माण की आवश्यकता होती है।"

फिर स्रोत और नाली का निर्माण होता है। उसके बाद, SiGe परतों को सुपरचैटिस से नक़्क़ाशी द्वारा हटा दिया जाता है। चैनल बनाने वाली सिलिकॉन परतें या चादरें रहती हैं। उच्च-के सामग्री

को संरचना में रखा जाता है , और अंत में, एमओएल यौगिकों का निर्माण होता है, जो नैनोसेट देता है।

यह इस जटिल प्रक्रिया का सरलीकृत विवरण है। हालांकि, किसी भी नई तकनीक की तरह, नैनोसैट्स में दोष होने का खतरा हो सकता है। सभी चरणों का अतिरिक्त अध्ययन और माप आवश्यक है।

केएलए में प्रक्रिया प्रबंधन समाधान के निदेशक चेत लेनॉक्स ने कहा, "प्रौद्योगिकियों के बीच पिछले बदलावों के साथ, हम नैनोशीट के अध्ययन और माप से जुड़ी समस्याओं को देखते हैं।" “कई दोषपूर्ण स्थिति आंतरिक गास्केट और नैनोशीट में दोनों दिखाई दे सकती हैं। आईपी निर्माताओं को अपने विनिर्माण प्रक्रियाओं की परिवर्तनशीलता को कम करने के लिए प्रत्येक स्टैक के औसत आकार को न केवल व्यक्तिगत नैनोशीट्स के सटीक आकार की आवश्यकता होती है। "

इसके लिए भी नई तकनीकों की आवश्यकता है। उदाहरण के लिए, Imec और एप्लाइड मैटेरियल्स ने हाल ही में रिंग क्लोजर के लिए स्केलपेल स्कैनिंग स्प्रेडिंग रेसिस्टेंस माइक्रोस्कोपी (s-SSRM) तकनीक की शुरुआत की। एस-एसएसआरएम तकनीक में, एक छोटा स्केलपेल संरचना के एक छोटे हिस्से को तोड़ता है, और इस खंड में डोपेंट को जोड़ा जा सकता है।

अन्य विकल्प

R & D के हिस्से के रूप में, Imec अधिक उन्नत प्रकार के GAAs विकसित कर रहा है, जैसे कि CFET और Forksheet FETs (forksheet FETs) जो 2 एनएम या उससे कम लक्ष्य करते हैं।

उस समय तक, अधिकांश निर्माताओं के लिए, आईपी को स्केल करना बहुत महंगा हो जाएगा, विशेष रूप से बिजली की खपत और गति में कम लाभ के प्रकाश में। इसलिए, उन्नत चिप लेआउट अधिक से अधिक लोकप्रियता प्राप्त कर रहे हैं। सभी कार्यों को एक क्रिस्टल में समेटने के बजाय, उपकरणों को छोटे क्रिस्टल में तोड़ने और उन्हें उन्नत बाड़ों में एकीकृत करने की योजना है।

"यह सब आवेदन पर निर्भर करता है," एएसई में व्यापार विकास के वरिष्ठ उपाध्यक्ष रिच राइस ने कहा। - हम निश्चित रूप से इस तरह के प्रयासों में वृद्धि को देखते हैं, यहां तक कि तकनीकी प्रक्रियाओं में भी जो सबमरीन के आकार में गहराई से गए हैं। यह विकास आगे भी जारी रहेगा। कई कंपनियां ऐसा करती हैं। वे तय करते हैं कि क्या वे 5 एनएम चिप्स को एकीकृत कर सकते हैं, और क्या वे चाहते हैं। वे सक्रिय रूप से सिस्टम को तोड़ने के तरीकों की तलाश कर रहे हैं। ”

यह करना इतना आसान नहीं है। साथ ही, विभिन्न ट्रेडऑफ के साथ कई शेल विकल्प हैं - 2.5 डी, 3 डी-आईसी, चिपसेट और फैन-आउट।

निष्कर्ष

निश्चित रूप से, सभी को ऐसी उन्नत विनिर्माण प्रक्रियाओं की आवश्यकता नहीं होगी। हालाँकि, उन्नत तकनीकों पर Apple, HiSilicon, Intel, Samsung और Qualcomm व्यर्थ नहीं हैं।

उपभोक्ताओं को बढ़े हुए प्रदर्शन के साथ नवीनतम और महानतम प्रणालियों की आवश्यकता होती है। एकमात्र सवाल यह है कि क्या नई प्रौद्योगिकियां सस्ती कीमत पर कोई वास्तविक लाभ देंगी।