🍐 📼 🐶 Le début de la guerre des processus technologiques: 5 nm et 3 nm 🕕 😏 🙇🏾

De nouvelles structures de transistors, de nouveaux outils et processus apparaissent à l'horizon - et avec eux beaucoup de problèmes

Plusieurs usines tentent de mettre sur le marché la technologie des processus 5 nm, mais leurs clients doivent décider de concevoir de nouvelles puces sur les transistors actuels ou de passer à de nouvelles créées dans la technologie des processus 3 nm.

Pour la transition, vous devez soit étendre le finFET actuel de 3 nm, soit implémenter la nouvelle technologie FET tout autour de la porte, GAA FET] de 3 nm ou 2 nm. GAA FET est la prochaine étape évolutive par rapport au finFET, ils fonctionnent plus rapidement, mais ces nouveaux transistors sont plus compliqués et plus chers à fabriquer, et leur passage peut être trop douloureux. D'autre part, l'industrie développe de nouvelles technologies pour la gravure, la structuration, etc., afin d'ouvrir la voie à ces nouveaux processus technologiques.

Les dates de sortie de ces FET GAA varient d'une usine à l'autre. Samsung et TSMC font finFET à 7 nm, et cette année, ils prévoient de refaire finFET à 5 nm, ainsi que de produire des puces dans une gamme de demi-pas de 5 nm. Ces processus techniques amélioreront à la fois la vitesse de fonctionnement et la consommation d'énergie.

En ce qui concerne 3 nm, Samsung prévoit de passer au nanofeuille FAN dans un an ou deux - un nouveau type de transistor GAA. TSMC prévoit de libérer finFET à 3 nm pour la première fois. TSMC publiera GAA à 3 nm ou 2 nm comme prochaine étape, comme le pensent de nombreux analystes et équipementiers.

«TSMC accélère le développement de finFET à 3 nm, qui sont des versions réduites de 5 nm», a déclaré Handel Jones, directeur d'IBS. - La production des premières copies d'essai de finFET à 3 nm TSMC commencera en 2020. La production industrielle est prévue pour le 3ème trimestre 2021, soit un quart plus tôt que le début de la technologie de traitement 3 nm de Samsung. "Le développement de GAA chez TSMC est en retard sur Samsung de 12 à 18 mois, mais une stratégie agressive pour la libération de finFET à 3 nm peut compenser cet écart."

TSMC continue d'évaluer ses options à 3 nm et les plans peuvent encore changer. Certes, la société ne commente pas la situation, mais promet de dévoiler prochainement ses plans pour 3 nm. Néanmoins, la transition de TSMC à finFET 3 nm est une étape logique. Le passage à de nouveaux transistors peut nuire aux clients. Mais en fin de compte, finFET sera épuisé, donc TSMC n'a pas d'autre choix que de passer à GAA.

D'autres sociétés développent également des processus avancés. Intel, parfois impliqué dans la production commerciale, produit des puces à 10 nm, étudiant 7 nm en laboratoire. Pendant ce temps, SMIC fabrique finFET à 16 nm / 12 nm, tout en explorant en laboratoire 10 nm / 7 nm.

Tous les processus avancés nécessitent un financement important et toutes les puces ne nécessitent pas 3 nm ou d'autres technologies avancées. Les hausses de prix obligent les entreprises à explorer d'autres options de développement. Une autre façon de bénéficier des avantages de la mise à l'échelle consiste à utiliser de nouveaux types de packages de puces avancés. Plusieurs entreprises développent de tels cas.

Tension de fonctionnement de diverses technologies

La mise à l'échelle a-t-elle pris fin?

Les puces sont constituées de transistors, de contacts et de leurs connexions. Les transistors jouent le rôle de commutateurs. Les puces avancées peuvent contenir jusqu'à 35 milliards de transistors.

Les connexions au sommet du transistor sont constituées de minuscules fils de cuivre qui conduisent des signaux électriques entre les transistors. Les transistors et le câblage sont connectés par une couche intermédiaire intermédiaire (MOL). MOL se compose de minuscules contacts.

La mise à l'échelle des circuits intégrés (CI), leur mode de développement traditionnel, consiste à réduire la taille des circuits intégrés à chaque nouveau processus de fabrication et à les emballer sur un cristal monolithique.

À cette fin, les fabricants de puces présentent tous les 18 à 24 mois un nouveau procédé qui fournit une densité croissante de boîtier de transistors. Chaque processus reçoit un nom numérique. Initialement, ces noms étaient associés à la longueur de la valve à transistor.

Pour chaque processus ultérieur, les fabricants adaptent les spécifications des transistors de 0,7 fois, ce qui permet à l'industrie d'augmenter les performances de 40% avec la même consommation d'énergie et de réduire la taille de 50%. La mise à l'échelle des puces vous permet de lancer de nouveaux produits électroniques plus fonctionnels.

La formule a fonctionné et les fabricants de puces ont progressivement modifié les processus technologiques. Mais au tournant de 20 nm, un changement s'est produit - les transistors plats traditionnels ont choisi toute leur ressource. Depuis 2011, les fabricants sont passés au finFET, ce qui leur a permis de faire évoluer davantage les appareils.

Cependant, le finFET est plus cher à fabriquer. En conséquence, le coût de la recherche et du développement est monté en flèche. Par conséquent, les périodes de transition d'un processus technique à un autre sont passées de 18 à 30 mois ou plus.

Intel a suivi la tendance générale de mise à l'échelle 0,7 fois. Cependant, à partir de 16 nm / 14 nm, d'autres fabricants ont déplacé cette formule, ce qui a introduit une certaine confusion.

À ce stade, la numérotation des processus techniques a commencé à s'estomper et à perdre le contact avec les spécifications des transistors. Aujourd'hui, ces noms ne sont que des termes marketing. «La désignation des processus technologiques devient moins significative et compréhensible», a déclaré Samuel Vaughn, analyste chez Gartner. - Par exemple, à 5 nm ou 3 nm, il n'y a pas une seule taille géométrique égale à 5 ou 3 nm. De plus, les processus de différents fabricants deviennent de plus en plus différents. Pour la même technologie de processus, les performances des puces diffèrent entre TSMC, Samsung et, bien sûr, Intel.

La mise à l'échelle ralentit dans les processus de fabrication avancés. Pour un processus à 7 nm, l'étape de grille du transistor [poly pitch contacté, CPP] est de 56 à 57 nm avec une étape métallique de 40 nm, selon IC Knowledge et TEL. Pour 5 nm, le CPP est d'environ 45 à 50 nm avec un pas métallique de 26 nm. CPP, une mesure clé pour les transistors, fait référence à la distance entre les contacts de source et de drain.

De plus, le rapport coût / vitesse ne ressemble pas du tout à cela, car beaucoup pensent que la loi de Moore a déjà survécu.

«La loi de Moore n'est en fait qu'une observation, qui est devenue une prophétie auto-réalisatrice qui fait avancer l'industrie des semi-conducteurs. L’aspect économique de la loi de Moore a commencé à se détériorer avec l’augmentation du coût des motifs multiples et de la lithographie ultraviolette extrême (EUV), a déclaré Douglas Guerero, directeur de la technologie chez Brewer Science. «Les nouvelles architectures et conceptions augmenteront la puissance de calcul, mais elles ne seront plus évolutives.» Cela signifie qu'à l'avenir, les puces augmenteront la puissance de calcul, mais leur coût ne diminuera pas nécessairement à la même vitesse qu'auparavant. "

La mise à l'échelle n'est pas quelque chose qui s'arrête complètement. L'IA, les serveurs et les smartphones nécessitent des puces toujours plus rapides et des processus de fabrication avancés. «Il y a une dizaine d'années, certaines personnes ont demandé: qui a besoin d'encore plus de transistors? Certains pensaient qu'il n'y avait plus d'idées au monde sur ce qu'il fallait faire avec des ordinateurs plus rapides, à l'exception des applications complètement exotiques », a déclaré Aki Fujimura, directeur de D2S. - Aujourd'hui, pour l'Internet des objets, des coûts moindres, des performances assez bonnes et des capacités d'intégration surpassent une simple augmentation de densité. Cependant, pour la fabrication de puces plus rapides et plus économiques, dans lesquelles le coût des transistors baissera, des transistors plus rapides sont nécessaires. "

De toute évidence, les processus technologiques avancés ne sont pas nécessaires pour tout. Pour les puces produites par des processus technologiques bien établis, la demande est élevée. "Cela inclut les circuits intégrés pour travailler avec les ondes radio et les écrans OLED dans les smartphones, ainsi que les circuits intégrés pour la gestion de l'alimentation, qui sont utilisés dans les ordinateurs et les disques SSD", a déclaré Jason Vaughn, l'un des présidents d'UMC.

Mise à l'échelle FinFET

En matière de mise à l'échelle des puces, les fabricants ont suivi pendant des années le même schéma, avec des types de transistors identiques. En 2011, Intel est passé au finFET à 22 nm, puis à 16 nm / 14 nm.

Dans finFET, le courant est contrôlé en plaçant des vannes sur les trois côtés de l'ailette. FinFET a 2 à 4 ailettes. Chacun a sa propre largeur, hauteur et forme.

Le finFET de première génération d'Intel à 22 nm avait un pas d'ailette de 60 nm et une hauteur de 34 nm. Puis, à 14 nm, le pas et la hauteur étaient les mêmes, 42 nm.

Intel a rendu les ailettes plus hautes et plus minces à l'échelle du finFET. «La mise à l'échelle du finFET réduit les dimensions transversales de l'appareil, augmentant la densité sur la zone et l'augmentation de la hauteur des ailettes améliore les performances», a écrit Nerissa Draeger, directrice des relations universitaires chez Lam Research, sur son blog.

Avec une technologie de processus de 10 nm / 7 nm, les fabricants de puces ont fait de même avec la mise à l'échelle finFET. En 2018, TSMC a commencé la production des premiers finFET de 7 nm, suivi par Samsung. Intel l'année dernière, après plusieurs retards, la production a commencé à 10 nm.

En 2020, la concurrence des usines s'intensifiera. Samsung et TSMC préparent 5 nm et divers processus de fabrication demi-entiers. Des études sont en cours concernant 3 nm.

Tous les processus sont coûteux. Le coût de conception d'une puce 3 nm est de 650 millions de dollars - comparez cela à 436,3 millions de dollars pour un appareil à 5 nm et à 222,3 millions de dollars pour un appareil à 7 nm. C'est le coût d'un tel développement, après quoi un an plus tard, la technologie entre en production.

Comparé à 7 nm, le finFET de 5 nm de Samsung donnera une augmentation de 25% de la zone logique et une diminution de 20% de la consommation d'énergie ou une augmentation de 10% de la vitesse.

En comparaison, finMET 5 mm de TSMC offre "une vitesse de 15% de plus à la même consommation d'énergie ou une réduction de 30% de la consommation d'énergie à la même vitesse, avec une augmentation de 1,84 fois de la densité logique", a déclaré Joffrey Yep, PDG de technologie de pointe chez TSMC.

Dans les processus technologiques à 7 nm et 5 nm, les fabricants de puces ont apporté des changements majeurs. Pour fabriquer des éléments essentiels à la mission dans des puces, les deux sociétés sont passées de la lithographie traditionnelle à 193 nm à la lithographie ultraviolette extrême (EUV). EUV utilise des longueurs d'onde de 13,5 nm, ce qui simplifie le processus.

Mais EUV ne résout pas tous les problèmes de mise à l'échelle des puces. «La résolution de ces problèmes nécessite une variété de technologies, pas seulement une mise à l'échelle, y compris l'utilisation de nouveaux matériaux, de nouveaux types de mémoire non volatile intégrée et des architectures logiques avancées, de nouvelles approches de gravure, des innovations dans la fabrication de boîtiers et de conceptions de puces», a déclaré Regina Fried, directrice générale de la technologie chez Matériaux appliqués.

Pendant ce temps, dans les coulisses, Samsung et TSMC préparent leurs options de processus 3 nm. Dans le passé, les fabricants de puces suivaient le même chemin, mais aujourd'hui leurs chemins divergent.

"3 nm est disponible en différentes saveurs, telles que finFET et GAA", a déclaré Vaughn. «Cela permet aux clients de choisir différentes combinaisons de coûts, de densité, de consommation d'énergie et de vitesse, afin de satisfaire leurs besoins.»

Samsung promet d'introduire un FET en feuille nanométrique à 3 nm. TSMC y travaille également, mais prévoit d'étendre l'utilisation de finFET à la prochaine génération. "TSMC aura un finFET de 3 nm au troisième trimestre de 2021", a déclaré Jones. «Le GAA de la TSA apparaîtra en 2022-2023.»

Ici, les clients des usines devraient peser le pour et le contre en ce qui concerne les coûts et les compromis techniques. L'extension finFET est un moyen sûr. «De nombreux clients considèrent TSMC comme le producteur le moins risqué», a déclaré Jones.

Cependant, GAA offre une légère augmentation des performances. «Le GAA a une tension de seuil inférieure de 3 nm et une consommation d'énergie potentiellement inférieure de 15 à 20% par rapport à un finFET de 3 nm», a déclaré Jones. "Cependant, la différence de vitesse sera au niveau de 8%, puisque MOL et BEOL sont les mêmes."

Le backend of the line (BEOL) et le MOL sont des goulots d'étranglement dans les puces avancées. Le problème de MOL est la résistance de contact.

BEOL est la phase de production où le câblage est connecté. En raison de leur réduction progressive, des retards associés à la résistance capacitive se produisent. FinFET et GAA utilisent des transistors différents, mais leurs schémas de connexion dans le processus de fabrication à 3 nm sont probablement les mêmes. Les retards capacitifs endommageront les deux types de transistors.

Il y a d'autres problèmes. finFET épuisera ses capacités lorsque la largeur de l'ailette atteint 5 nm. finFET à 5 nm / 3 nm dépasse déjà cette limite.

De plus, les finFET à 3 nm peuvent être constitués d'une seule ailette, par rapport à deux ou plusieurs ailettes dans d'autres processus de fabrication. «Pour étendre finFET de 3 nm, nous aurons besoin de technologies spéciales qui augmentent la puissance d'une seule ailette et réduisent les phénomènes parasites», a déclaré Naoto Horiguchi, directeur CMOS chez Imec.

Une façon d'étendre finFET à 3 nm est de passer au germanium pour le canal p. finFET à 3 nm avec des canaux à large bande passante aidera à augmenter la vitesse des puces, cependant, ils rencontreront certains problèmes d'intégration.

Transition vers des nanofeuilles

En fin de compte, finFET ne sera plus mis à l'échelle, et les fabricants de puces devront passer à de nouveaux transistors, à savoir les transistors à effet nanofeuille.

Les FET nanosheet ont commencé à prendre de l'ampleur en 2017 lorsque Samsung a introduit le FET multi-canaux à 3 nm (MBCFET). Les MBCFET sont des FET à nanofeuilles. Des échantillons d'essai commenceront à être produits cette année et la production industrielle commencera en 2022.

TSMC fonctionne également avec les transistors à effet nanométrique, qui sont un type de transistor GAA. Les FET à nanofeuilles offrent un léger avantage pour la mise à l'échelle des finFET à 5 nm, mais ils présentent plusieurs avantages.

Le nanofeuillet FET est, en fait, finFET, posé sur un côté et enveloppé d'obturateurs. Une nanofeuille se compose de plusieurs feuilles horizontales minces séparées posées les unes sur les autres. Chaque feuille est un canal distinct.

Autour de chaque feuille est une grille, et le résultat est un transistor en anneau. Théoriquement, les transistors à effet nanométrique en feuille offrent des performances supérieures avec moins de fuites, car le courant est contrôlé des quatre côtés de la structure.

Initialement, il y aura environ quatre feuilles par nanofeuille FET. "La largeur d'une nanofeuille typique est de 12 à 16 nm, et l'épaisseur est de 5 nm", a déclaré Horiguchi.

Cela diffère de la nano feuille finFET. FinFET a un nombre limité d'ailettes, ce qui limite le travail des concepteurs. «L'avantage d'une nanofeuille est qu'elle peut être modifiée en largeur. La largeur peut être choisie à la demande du concepteur. Cela leur donne une certaine liberté. Ils peuvent trouver la meilleure option pour le rapport entre la consommation d'énergie et la vitesse », a déclaré Horiguchi.

Par exemple, un transistor avec une feuille plus large aura un courant d'excitation plus important. Une feuille étroite vous permet de rendre l'appareil plus petit avec un courant de champ plus petit.

Les nanolithes sont associés à la technologie des nanofils, dans laquelle les fils servent de canaux. Limiter la largeur du canal limite le courant de champ.

Par conséquent, nanofeuillet FET et gagne du terrain. Cependant, cette technologie et finFET à 3 nm présentent plusieurs problèmes. «Les problèmes FinFET sont liés au contrôle quantique de la largeur et du profil des ailettes. Les problèmes des nanofeuilles sont liés au déséquilibre p / n, à l'efficacité de la feuille inférieure, aux intercouches entre les feuilles, au contrôle de la longueur de la valve », a déclaré Gene Kai, directeur adjoint de TSMC, lors de la présentation à l'IEDM.

Compte tenu de toutes ces difficultés, il faudra un certain temps pour entrer dans la technologie des nanofeuilles FET. "La transition vers de nouvelles architectures de transistors présente de nombreux obstacles", a déclaré Guerrero. "Certainement, cela nécessitera de nouveaux matériaux."

Dans la version la plus simple du procédé, la fabrication d'un nanofeuillet FET commence par la formation d'un super-réseau sur un substrat. L'instrument épitaxial place des couches entrelacées d'un alliage silicium-germanium (SiGe) et de silicium sur un substrat. L'empilement sera composé d'au moins trois couches de SiGe et de trois couches de silicium.

Ensuite, des ailettes verticales sont formées dans le super-réseau au moyen d'une structuration et d'une gravure, ce qui nécessite un contrôle très précis du processus.

Commence alors l'une des étapes les plus difficiles - la formation de joints internes. Tout d'abord, les parties externes des couches de SiGe sont noyées à fleur dans le super-réseau. Cela crée de petites cavités remplies de diélectrique. «Des joints intérieurs sont nécessaires pour réduire la capacité des vannes», a déclaré Kai. "Leur fabrication est une partie essentielle du processus."

Et de telles technologies existent déjà - IBM et TEL ont récemment décrit une nouvelle technique de gravure, adaptée à la fois aux joints internes et à la production de canaux. Pour cela, une gravure sèche isotrope de SiGe avec un rapport de 150: 1 est utilisée.

Cette technologie vous permet d'obtenir des joints internes très précis. «La réalisation de cavités dans SiGe nécessite une gravure aveugle latérale très sélective des couches», a déclaré Nicholas Loubet, responsable R&D d'IBM.

Ensuite, la source et le drain sont formés. Après cela, les couches de SiGe sont retirées du super-réseau par gravure. Il reste des couches ou feuilles de silicium constituant les canaux. Des matériaux à haute teneur en k

sont placés dans la structure , et enfin, des composés MOL sont formés, ce qui donne la nanofeuille.

Il s'agit d'une description simplifiée de ce processus complexe. Cependant, comme toute nouvelle technologie, les nanofeuilles peuvent être sujettes à des défauts. Une étude et une mesure supplémentaires de toutes les étapes sont nécessaires.

«Comme pour les transitions précédentes entre les technologies, nous voyons des problèmes associés à l'étude et à la mesure des nanofeuilles», a déclaré Chet Lenox, directeur des solutions de gestion des processus chez KLA. «De nombreuses conditions défectueuses peuvent apparaître à la fois dans les joints intérieurs et dans les nanofeuilles. Les fabricants d'IP ont besoin de la taille exacte des nanofeuilles individuelles, et pas seulement de la taille moyenne de chaque pile pour réduire la variabilité de leurs processus de fabrication. »

Cela nécessite également de nouvelles technologies. Par exemple, Imec et Applied Materials ont récemment introduit la technologie de microscopie à résistance étalée par balayage du scalpel (s-SSRM) pour les fermetures d'anneaux. Dans la technologie s-SSRM, un minuscule scalpel brise une petite partie de la structure et des dopants peuvent être ajoutés à cette section.

Autres options

Dans le cadre de la R&D, Imec développe des types plus avancés de GAA, tels que les CFET et les FET de feuille de fourche, ciblant 2 nm ou moins.

À ce moment-là, pour la plupart des fabricants, la mise à l'échelle des adresses IP deviendrait trop coûteuse, surtout à la lumière des avantages diminués en termes de consommation d'énergie et de vitesse. Par conséquent, les configurations de puces avancées gagnent en popularité. Au lieu de regrouper toutes les fonctions en un seul cristal, il est prévu de diviser les appareils en cristaux plus petits et de les intégrer dans des boîtiers avancés.

«Tout dépend de l'application», a expliqué Rich Rice, vice-président directeur du développement commercial chez ASE. - Nous constatons certainement une augmentation de ces tentatives, même dans les processus technologiques qui ont pénétré profondément dans les tailles submicroniques. Cette évolution se poursuivra. De nombreuses entreprises le font. Ils décident s'ils peuvent intégrer les puces de 5 nm et s'ils le souhaitent. Ils recherchent activement des moyens de briser les systèmes. »

Ce n'est pas si facile à faire. De plus, il existe plusieurs options de shell avec divers compromis - 2.5D, 3D-IC, chipsets et fan-out.

Conclusion

Certainement, tout le monde n'aura pas besoin de processus de fabrication aussi avancés. Cependant, Apple, HiSilicon, Intel, Samsung et Qualcomm ne comptent pas en vain sur des technologies avancées.

Les consommateurs ont besoin des systèmes les plus récents et les plus performants avec des performances accrues. La seule question est de savoir si les nouvelles technologies apporteront de réels avantages à un prix abordable.