✍🏿 💅 🐜 El comienzo de la guerra de los procesos tecnológicos: 5 nm y 3 nm. 😨 😾 🍁

Nuevas estructuras de transistores, nuevas herramientas y procesos aparecen en el horizonte, y con ellos muchos problemas

Varias fábricas están tratando de llevar al mercado la tecnología de proceso de 5 nm, pero sus clientes tienen que decidir si diseñan nuevos chips en los transistores actuales o si cambian a nuevos creados en la tecnología de proceso de 3 nm.

Para la transición, debe expandir el finFET actual en 3 nm o implementar la nueva tecnología gate-all-around FET, GAA FET] en 3 nm o 2 nm. GAA FET es el siguiente paso evolutivo en comparación con finFET, funcionan más rápido, pero estos nuevos transistores son más complicados y más caros de fabricar, y cambiarlos puede ser demasiado doloroso. Por otro lado, la industria está desarrollando nuevas tecnologías para el grabado, la estructuración, etc., para despejar el camino hacia estos nuevos procesos tecnológicos.

Las fechas de lanzamiento de estos GAA FET varían de fábrica a fábrica. Samsung y TSMC están haciendo finFET a 7 nm, y este año planean rehacer finFET a 5 nm, así como producir chips en un rango de medio paso de 5 nm. Dichos procesos técnicos mejorarán tanto la velocidad de operación como el consumo de energía.

Con respecto a 3 nm, Samsung planea saltar a la nanoplaca FAN en un año o dos, un nuevo tipo de transistor GAA. TSMC planea lanzar finFET a 3 nm por primera vez. TSMC lanzará GAA a 3 nm o 2 nm como el siguiente paso, como piensan muchos analistas y proveedores de equipos.

"TSMC acelera el desarrollo de finFET a 3 nm, que son versiones reducidas de 5 nm", dijo Handel Jones, Director de IBS. - La producción de las primeras copias de prueba de finFET a 3 nm TSMC comenzará en 2020. La producción industrial está prevista para el tercer trimestre de 2021, que es un trimestre antes del comienzo de la tecnología de proceso de 3 nm de Samsung. "El desarrollo de GAA en TSMC va a la zaga de Samsung en 12-18 meses, pero una estrategia agresiva para el lanzamiento de finFET a 3 nm puede compensar esta brecha".

TSMC continúa evaluando sus opciones a 3 nm, y los planes aún pueden cambiar. Si bien la compañía no comenta sobre la situación, promete revelar pronto sus planes para 3 nm. Sin embargo, la transición de TSMC a 3 nm finFET es un paso lógico. Cambiar a nuevos transistores puede afectar negativamente a los clientes. Pero en última instancia, finFET se agotará, por lo que TSMC no tiene más remedio que cambiar a GAA.

Otras compañías también están desarrollando procesos avanzados. Intel, ocasionalmente involucrado en la producción comercial, produce chips a 10 nm, estudiando 7 nm en el laboratorio. Mientras tanto, SMIC fabrica finFET a 16 nm / 12 nm, mientras explora en el laboratorio 10 nm / 7 nm.

Todos los procesos avanzados requieren una financiación significativa, y no todos los chips requieren 3 nm u otras tecnologías avanzadas. El aumento de los precios está obligando a las empresas a explorar otras opciones de desarrollo. Otra forma de obtener los beneficios del escalado es con nuevos tipos de paquetes de chips avanzados. Varias empresas están desarrollando estos casos.

Tensión de funcionamiento de varias tecnologías.

¿La escala ha llegado a su fin?

Los chips consisten en transistores, contactos y sus conexiones. Los transistores desempeñan el papel de interruptores. Los chips avanzados pueden contener hasta 35 mil millones de transistores.

Las conexiones en la parte superior del transistor consisten en pequeños cables de cobre que conducen señales eléctricas entre transistores. Los transistores y el cableado están conectados por una capa intermedia de línea media (MOL). MOL consiste en pequeños contactos.

Escalar circuitos integrados (IC), su forma tradicional de desarrollo, es reducir el tamaño de los IC con cada nuevo proceso de fabricación y empaquetarlos en un cristal monolítico.

Con este fin, los fabricantes de chips cada 18-24 meses presentan un nuevo proceso que proporciona una densidad creciente de embalaje de transistores. Cada proceso recibe un nombre numérico. Inicialmente, estos nombres se asociaron con la longitud de la válvula del transistor.

Para cada proceso posterior, los fabricantes escalan las especificaciones del transistor en 0,7 veces, lo que permite a la industria aumentar el rendimiento en un 40% con el mismo consumo de energía y reducir el tamaño en un 50%. Escalar chips le permite lanzar productos electrónicos nuevos y más funcionales.

La fórmula funcionó, y los fabricantes de chips cambiaron gradualmente los procesos tecnológicos. Pero a la vuelta de 20 nm, ocurrió un cambio: los transistores planos tradicionales han elegido todo su recurso. Desde 2011, los fabricantes cambiaron a finFET, lo que les permitió escalar aún más los dispositivos.

Sin embargo, finFET es más costoso de fabricar. Como resultado, el costo de la investigación y el desarrollo se ha disparado. Por lo tanto, los períodos de transición de un proceso técnico a otro han aumentado de 18 a 30 o más meses.

Intel ha seguido la tendencia general de escalar 0,7 veces. Sin embargo, a partir de 16 nm / 14 nm, otros fabricantes han movido esta fórmula, que introdujo cierta confusión.

En este punto, la numeración de los procesos técnicos comenzó a desdibujarse y perdió contacto con las especificaciones de los transistores. Hoy, estos nombres son solo términos de marketing. "La designación de los procesos tecnológicos se está volviendo menos significativa y comprensible", dijo Samuel Vaughn, analista de Gartner. - Por ejemplo, a 5 nm o 3 nm no hay un único tamaño geométrico igual a 5 o 3 nm. Además, los procesos de diferentes fabricantes son cada vez más diferentes. Para la misma tecnología de proceso, el rendimiento del chip difiere entre TSMC, Samsung y, por supuesto, Intel.

El escalado se ralentiza en los procesos de fabricación avanzados. Para un proceso de 7 nm, el paso de puerta del transistor [paso de polietileno contactado, CPP] es 56-57 nm con un paso de metal de 40 nm, según IC Knowledge y TEL. Para 5 nm, el CPP es de aproximadamente 45-50 nm con un tono metálico de 26 nm. CPP, una métrica clave para los transistores, se refiere a la distancia entre la fuente y los contactos de drenaje.

Además, la relación de costo y velocidad no se parece en absoluto a eso, por lo que muchos creen que la ley de Moore ya ha sobrevivido.

“La ley de Moore es en realidad solo una observación, que se ha convertido en una profecía autocumplida que mantiene a la industria de los semiconductores avanzando. El aspecto económico de la ley de Moore comenzó a deteriorarse con el aumento del costo de los patrones múltiples y la litografía ultravioleta extrema (VUE), dijo Douglas Guerero, director de tecnología de Brewer Science. "Las nuevas arquitecturas y diseños proporcionarán un aumento en la potencia informática, pero ya no será escalable". Esto significa que en el futuro, los chips aumentarán la potencia de cómputo, pero su costo no necesariamente disminuirá a la misma velocidad que antes ".

El escalado no es algo que se detenga por completo. La inteligencia artificial, los servidores y los teléfonos inteligentes requieren chips cada vez más rápidos y procesos de fabricación avanzados. “Hace unos diez años, algunas personas preguntaron: ¿Quién necesita aún más transistores? Algunos pensaron que no había más ideas en el mundo sobre qué hacer con computadoras más rápidas, excepto para aplicaciones completamente exóticas ", dijo Aki Fujimura, director de D2S. - Hoy, para Internet de las cosas, un menor costo, un rendimiento bastante bueno y capacidades de integración superan un simple aumento de densidad. Sin embargo, para la fabricación de chips más rápidos y económicos, en los que el costo de los transistores caerá, se requieren transistores más rápidos ".

Obviamente, los procesos tecnológicos avanzados no son necesarios para todo. Para los chips producidos por procesos tecnológicos bien establecidos, existe una gran demanda. "Esto incluye circuitos integrados para trabajar con ondas de radio y pantallas OLED en teléfonos inteligentes, así como circuitos integrados para administración de energía, que se utilizan en computadoras y unidades de estado sólido", dijo Jason Vaughn, uno de los presidentes de UMC.

Escalado FinFET

En materia de escalado de chips, los fabricantes siguieron durante años el mismo patrón, con tipos idénticos de transistores. En 2011, Intel cambió a finFET a 22 nm y luego a 16 nm / 14 nm.

En finFET, la corriente se controla colocando válvulas en los tres lados de la aleta. FinFET tiene 2 a 4 aletas. Cada uno tiene su propio ancho, altura y forma específicos.

El finFET de primera generación de Intel a 22 nm tenía un paso de aleta de 60 nm y una altura de 34 nm. Luego, a 14 nm, el tono y la altura fueron los mismos, 42 nm.

Intel hizo aletas más altas y delgadas para escalar finFET. "Escalar finFET reduce las dimensiones transversales del dispositivo, aumentando la densidad sobre el área y aumentando la altura de la aleta mejora el rendimiento", escribió Nerissa Draeger, directora de relaciones universitarias en Lam Research, en su blog.

Con una tecnología de proceso de 10 nm / 7 nm, los fabricantes de chips siguieron el mismo camino con el escalado finFET. En 2018, TSMC comenzó la producción de los primeros finFET de 7 nm, seguido de Samsung. Intel el año pasado después de varios retrasos comenzó la producción a 10 nm.

En 2020, la competencia de fábrica aumentará. Samsung y TSMC están preparando 5 nm y varios procesos de fabricación de medio entero. Los estudios están en curso con respecto a 3 nm.

Todos los procesos son caros. El costo de diseñar un chip de 3 nm es de $ 650 millones; compárelo con $ 436.3 millones para un dispositivo de 5 nm y $ 222.3 millones para un dispositivo de 7 nm. Este es el costo de dicho desarrollo, después del cual un año después la tecnología entra en producción.

En comparación con 7nm, el finFET de 5nm de Samsung dará un aumento del 25% en el área lógica y una disminución del 20% en el consumo de energía o un aumento del 10% en la velocidad.

En comparación, finMET 5 mm de TSMC ofrece "una velocidad del 15% más con el mismo consumo de energía o una reducción del 30% en el consumo de energía a la misma velocidad, con un aumento de 1,84 veces en la densidad lógica", dijo Joffrey Yep, Director Ejecutivo de tecnología avanzada en TSMC.

En los procesos tecnológicos a 7 nm y 5 nm, los fabricantes de chips han realizado cambios importantes. Para fabricar características de misión crítica en chips, las dos compañías han pasado de la litografía tradicional de 193 nm a la litografía ultravioleta extrema (EUV). EUV utiliza longitudes de onda de 13.5 nm, lo que simplifica el proceso.

Pero EUV no resuelve todos los problemas de escalado de chips. "Resolver estos problemas requiere una variedad de tecnologías, no solo escalamiento, incluido el uso de nuevos materiales, nuevos tipos de memoria integrada no volátil y arquitecturas lógicas avanzadas, nuevos enfoques de grabado, innovaciones en la fabricación de cajas y diseños de chiplet", dijo Regina Fried, Directora Gerente de Tecnología en Materiales aplicados.

Mientras tanto, detrás de escena, Samsung y TSMC están preparando sus opciones de proceso de 3nm. En el pasado, los fabricantes de chips seguían el mismo camino, pero hoy sus caminos divergen.

"3 nm viene en diferentes sabores, como finFET y GAA", dijo Vaughn. "Esto permite a los clientes elegir varias combinaciones de costo, densidad, consumo de energía y velocidad, para satisfacer sus necesidades".

Samsung promete introducir una hoja de nanómetros FET a 3 nm. TSMC también está trabajando en ellos, pero planea extender el uso de finFET a la próxima generación. "TSMC tendrá un finFET de 3 nm en el tercer trimestre de 2021", dijo Jones. "El GAA de TSA aparecerá en 2022–2023".

Aquí, los clientes de las fábricas deben sopesar los pros y los contras en cuanto a costos y compromisos técnicos. La extensión finFET es una forma segura. "Muchos clientes ven a TSMC como el productor menos riesgoso", dijo Jones.

Sin embargo, GAA proporciona un ligero aumento en el rendimiento. "El GAA tiene un voltaje de umbral inferior de 3 nm y potencialmente un consumo de energía 15-20% menor en comparación con un finFET de 3 nm", dijo Jones. "Sin embargo, la diferencia en la velocidad será del 8%, ya que MOL y BEOL son iguales".

Back-end-of-the-line (BEOL) y MOL son cuellos de botella en chips avanzados. El problema de MOL es la resistencia de contacto.

BEOL es la fase de producción donde se conecta el cableado. Debido a su reducción gradual, se producen retrasos asociados con la resistencia capacitiva. FinFET y GAA utilizan diferentes transistores, pero es probable que sus esquemas de conexión en el proceso de fabricación de 3 nm sean casi los mismos. Los retrasos capacitivos dañarán ambos tipos de transistores.

Hay otros problemas finFET agotará sus capacidades cuando el ancho de la aleta alcance 5 nm. Los procesos de fabricación de finFET a 5 nm / 3 nm ya superan este límite.

Además, los finFET a 3 nm pueden consistir en una sola aleta, en comparación con dos o más aletas en otros procesos de fabricación. "Para extender finFET en 3 nm, necesitaremos tecnologías especiales que aumenten el poder de una sola aleta y reduzcan los fenómenos espurios", dijo Naoto Horiguchi, Director CMOS de Imec.

Una forma de extender finFET a 3 nm es cambiar a germanio para el canal p. FinFET a 3 nm con canales de gran ancho de banda ayudará a aumentar la velocidad de los chips, sin embargo, se encontrarán con ciertos problemas de integración.

Transición a nanosheets

En última instancia, finFET ya no se escalará, y los fabricantes de chips tendrán que cambiar a nuevos transistores, a saber, FET nanosheet.

Los FET Nanosheet comenzaron a ganar impulso en 2017 cuando Samsung introdujo el FET de Canal Multi Puente de 3 nm (MBCFET). Los MBCFET son FET nanosheet. Las muestras de prueba comenzarán a producirse este año, y la producción industrial comenzará en 2022.

TSMC también funciona con FET de nanocapas, que son un tipo de transistor GAA. Los FET Nanosheet proporcionan una ligera ventaja para escalar finFET a 5 nm, pero tienen varias ventajas.

Nanosheet FET es, de hecho, finFET, colocado a un lado y envuelto con persianas. Una nanosheet consta de varias láminas horizontales delgadas separadas colocadas una encima de la otra. Cada hoja es un canal separado.

Alrededor de cada hoja hay una puerta, y el resultado es un transistor de anillo. Teóricamente, los FET de nanosheet proporcionan un mayor rendimiento con menos fugas, ya que la corriente se controla desde los cuatro lados de la estructura.

Inicialmente, habrá aproximadamente cuatro hojas por FET de nano hojas. "El ancho de una lámina nano típica es de 12 a 16 nm, y el grosor es de 5 nm", dijo Horiguchi.

Esto difiere de la nano-hoja finFET. FinFET tiene un número limitado de aletas, lo que limita el trabajo de los diseñadores. “La ventaja de una nanocapa es que se puede cambiar de ancho. El ancho se puede seleccionar a petición del diseñador. Esto les da algo de libertad. Pueden encontrar la mejor opción para la relación entre consumo de energía y velocidad ”, dijo Horiguchi.

Por ejemplo, un transistor con una hoja más ancha tendrá una corriente de excitación mayor. Una hoja estrecha le permite hacer el dispositivo más pequeño con una corriente de campo más pequeña.

Los nanolitos están asociados con la tecnología de nanocables, en la cual los cables sirven como canales. Limitar el ancho del canal limita la corriente del campo.

Por lo tanto, nanoescala FET y ganando impulso. Sin embargo, esta tecnología y finFET a 3 nm tienen varios problemas. “Los problemas de FinFET están relacionados con el control cuántico del ancho de la aleta y el perfil de la aleta. Los problemas de las nanosheets están relacionados con el desequilibrio p / n, la eficiencia de la lámina inferior, las capas intermedias entre las láminas, el control de la longitud de la válvula ”, dijo Gene Kai, subdirector de TSMC, durante la presentación en IEDM.

Dadas todas estas dificultades, tomará algún tiempo ingresar a la tecnología de FET nanosheet. "La transición a nuevas arquitecturas de transistores tiene muchos obstáculos", dijo Guerrero. "Definitivamente, esto requerirá nuevos materiales".

En la versión más simple del proceso, la fabricación de un FET de nano hoja comienza con la formación de una superredes sobre un sustrato. El instrumento epitaxial coloca capas intercaladas de una aleación de silicio-germanio (SiGe) y silicio sobre un sustrato. La pila constará de al menos tres capas de SiGe y tres capas de silicio.

Luego, se forman aletas verticales en la superredes mediante estructuración y grabado, lo que requiere un control de proceso muy preciso.

Luego comienza una de las etapas más difíciles: la formación de juntas internas. Primero, las partes externas de las capas de SiGe están empotradas en la superredes. Esto crea pequeños huecos llenos de dieléctrico. "Se necesitan juntas interiores para reducir la capacidad de la válvula", dijo Kai. "Hacerlos es una parte esencial del proceso".

Y tales tecnologías ya existen: IBM y TEL han descrito recientemente una nueva técnica de grabado, adecuada tanto para juntas internas como para producción de canales. Para esto, se usa grabado isotrópico seco de SiGe con una relación de 150: 1.

Esta tecnología le permite obtener juntas internas muy precisas. "Hacer huecos en SiGe requiere un grabado lateral ciego muy selectivo de las capas", dijo Nicholas Loubet, Gerente de I + D de IBM.

Luego se forman la fuente y el drenaje. Después de eso, las capas de SiGe se eliminan de la superredes mediante grabado. Las capas o láminas de silicio que constituyen los canales permanecen. Los materiales de alta k

se colocan en la estructura y, finalmente, se forman los compuestos MOL, lo que da la nanocapa.

Esta es una descripción simplificada de este complejo proceso. Sin embargo, como cualquier tecnología nueva, las nanoescapas pueden ser propensas a defectos. Se requiere estudio adicional y medición de todos los pasos.

"Al igual que con las transiciones anteriores entre tecnologías, vemos problemas asociados con el estudio y la medición de las nanohojas", dijo Chet Lenox, director de soluciones de gestión de procesos en KLA. “Pueden aparecer muchas condiciones defectuosas tanto en las juntas internas como en las nanohojas. Los fabricantes de IP necesitan los tamaños exactos de las nanohojas individuales, no solo el tamaño promedio de cada pila para reducir la variabilidad de sus procesos de fabricación ”.

Esto también requiere nuevas tecnologías. Por ejemplo, Imec y Applied Materials introdujeron recientemente la tecnología de microscopía de resistencia a la expansión de escaneo de bisturí (s-SSRM) para cierres de anillo. En la tecnología s-SSRM, un pequeño bisturí rompe una pequeña parte de la estructura y se pueden agregar dopantes a esta sección.

Otras opciones

Como parte de la I + D, Imec está desarrollando tipos más avanzados de GAA, como CFET y FET de hoja de horquilla, con un objetivo de 2 nm o menos.

En ese momento, para la mayoría de los fabricantes, el escalado de IP sería demasiado costoso, especialmente a la luz de los beneficios disminuidos en el consumo de energía y la velocidad. Por lo tanto, los diseños de chips avanzados están ganando cada vez más popularidad. En lugar de agrupar todas las funciones en un solo cristal, se planea dividir los dispositivos en cristales más pequeños e integrarlos en recintos avanzados.

"Todo depende de la aplicación", dijo Rich Rice, vicepresidente senior de desarrollo comercial de ASE. - Definitivamente vemos un aumento en tales intentos, incluso en procesos tecnológicos que se han profundizado en tamaños submicrónicos. Este desarrollo continuará más allá. Muchas compañías hacen esto. Deciden si pueden integrar los chips de 5 nm y si lo desean. Están buscando activamente formas de romper los sistemas ".

Esto no es tan fácil de hacer. Además, hay varias opciones de shell con varias compensaciones: 2.5D, 3D-IC, chipsets y abanico.

Conclusión

Definitivamente, no todos necesitarán procesos de fabricación tan avanzados. Sin embargo, Apple, HiSilicon, Intel, Samsung y Qualcomm no cuentan en vano con tecnologías avanzadas.

Los consumidores necesitan los últimos y mejores sistemas con mayor rendimiento. La única pregunta es si las nuevas tecnologías ofrecerán ventajas reales a un precio asequible.