👩‍✈️ 🤵🏾 👩‍👩‍👧‍👧 Der Beginn des Krieges der technologischen Prozesse: 5 nm und 3 nm 👨🏼‍💼 💪 🐥

Neue Transistorstrukturen, neue Werkzeuge und Prozesse tauchen am Horizont auf - und damit viele Probleme

Mehrere Fabriken versuchen, die 5-nm-Prozesstechnologie auf den Markt zu bringen, aber ihre Kunden müssen sich entscheiden, ob sie neue Chips für aktuelle Transistoren entwickeln oder auf neue Chips umsteigen möchten, die in der 3-nm-Prozesstechnologie entwickelt wurden.

Für den Übergang müssen Sie entweder den aktuellen FinFET um 3 nm erweitern oder die neue Gate-Allround-FET-, GAA-FET] -Technologie um 3 nm oder 2 nm implementieren. GAA-FET ist der nächste Evolutionsschritt im Vergleich zu FinFET. Sie arbeiten schneller, aber diese neuen Transistoren sind komplizierter und teurer in der Herstellung, und das Umschalten auf sie kann zu schmerzhaft sein. Andererseits entwickelt die Industrie neue Technologien zum Ätzen, Strukturieren usw., um den Weg zu diesen neuen technologischen Prozessen freizumachen.

Die Freigabedaten für diese GAA-FETs variieren von Fabrik zu Fabrik. Samsung und TSMC machen FinFET bei 7 nm und planen in diesem Jahr, FinFET bei 5 nm neu zu gestalten und Chips in einem Halbschrittbereich von 5 nm herzustellen. Solche technischen Prozesse verbessern sowohl die Betriebsgeschwindigkeit als auch den Energieverbrauch.

In Bezug auf 3 nm plant Samsung, in ein oder zwei Jahren auf FAN-Nanoblätter umzusteigen - einen neuen Typ von GAA-Transistoren. TSMC plant, FinFET zum ersten Mal bei 3 nm freizugeben. TSMC wird GAA als nächsten Schritt bei 3 nm oder 2 nm veröffentlichen, wie viele Analysten und Ausrüstungslieferanten denken.

"TSMC beschleunigt die Entwicklung von FinFETs bei 3 nm, bei denen es sich um geschrumpfte Versionen von 5 nm handelt", sagte Handel Jones, IBS Director. - Die Produktion der ersten Testkopien von finFET bei 3 nm TSMC wird 2020 beginnen. Die industrielle Produktion ist für das 3. Quartal 2021 geplant, ein Viertel früher als der Start der 3-nm-Prozesstechnologie von Samsung. "Die GAA-Entwicklung bei TSMC liegt 12 bis 18 Monate hinter Samsung zurück, aber eine aggressive Strategie für die Veröffentlichung von FinFET bei 3 nm kann diese Lücke ausgleichen."

TSMC bewertet seine Optionen weiterhin bei 3 nm, und die Pläne können sich noch ändern. Das Unternehmen äußert sich zwar nicht zur Situation, verspricht aber, seine Pläne für 3 nm bald bekannt zu geben. Trotzdem ist der Übergang von TSMC zu 3 nm FinFET ein logischer Schritt. Die Umstellung auf neue Transistoren kann sich nachteilig auf die Kunden auswirken. Letztendlich wird der FinFET jedoch erschöpft sein, sodass TSMC keine andere Wahl hat, als auf GAA umzusteigen.

Andere Unternehmen entwickeln ebenfalls fortschrittliche Prozesse. Intel, das gelegentlich in der kommerziellen Produktion tätig ist, produziert Chips bei 10 nm und untersucht 7 nm im Labor. Währenddessen stellt SMIC einen FinFET bei 16 nm / 12 nm her, während im Labor 10 nm / 7 nm untersucht werden.

Alle fortschrittlichen Prozesse erfordern erhebliche finanzielle Mittel, und nicht alle Chips erfordern 3 nm oder andere fortschrittliche Technologien. Steigende Preise zwingen Unternehmen, andere Entwicklungsoptionen zu prüfen. Eine andere Möglichkeit, die Vorteile der Skalierung zu nutzen, sind neue Arten fortschrittlicher Chip-Pakete. Mehrere Unternehmen entwickeln solche Fälle.

Betriebsspannung verschiedener Technologien

Ist die Skalierung beendet?

Chips bestehen aus Transistoren, Kontakten und deren Verbindungen. Transistoren spielen die Rolle von Schaltern. Fortschrittliche Chips können bis zu 35 Milliarden Transistoren enthalten.

Die Anschlüsse oben am Transistor bestehen aus winzigen Kupferdrähten, die elektrische Signale zwischen Transistoren leiten. Transistoren und Verkabelung sind durch eine MOL-Schicht (Intermediate Middle-of-Line) verbunden. MOL besteht aus winzigen Kontakten.

Die Skalierung integrierter Schaltkreise (ICs), ihre traditionelle Entwicklungsmethode, besteht darin, die Größe der ICs bei jedem neuen Herstellungsprozess zu reduzieren und sie auf einen monolithischen Kristall zu packen.

Zu diesem Zweck stellen die Chiphersteller alle 18 bis 24 Monate ein neues Verfahren vor, das eine zunehmende Dichte an Transistorverpackungen bietet. Jeder Prozess erhält einen numerischen Namen. Anfangs waren diese Namen mit der Länge des Transistorventils verbunden.

Für jeden nachfolgenden Prozess skalieren die Hersteller die Transistorspezifikationen um das 0,7-fache, wodurch die Industrie die Leistung bei gleichem Stromverbrauch um 40% steigern und die Größe um 50% reduzieren kann. Durch die Skalierung von Chips können Sie neue, funktionalere elektronische Produkte herausbringen.

Die Formel funktionierte und die Chiphersteller änderten schrittweise die technologischen Prozesse. Bei der Wende von 20 nm kam es jedoch zu einer Änderung - herkömmliche flache Transistoren haben ihre gesamte Ressource ausgewählt. Seit 2011 haben die Hersteller auf finFET umgestellt, wodurch sie Geräte weiter skalieren konnten.

Die Herstellung von FinFET ist jedoch teurer. Infolgedessen sind die Kosten für Forschung und Entwicklung in die Höhe geschossen. Daher haben sich die Übergangszeiten von einem technischen Prozess zu einem anderen von 18 auf 30 oder mehr Monate erhöht.

Intel ist dem allgemeinen Trend der 0,7-fachen Skalierung gefolgt. Ausgehend von 16 nm / 14 nm haben andere Hersteller diese Formel jedoch verschoben, was zu Verwirrung führte.

Zu diesem Zeitpunkt begann die Nummerierung der technischen Prozesse zu verschwimmen und verlor den Kontakt zu den Spezifikationen der Transistoren. Heute sind diese Namen nur noch Marketingbegriffe. "Die Bezeichnung technologischer Prozesse wird immer weniger aussagekräftig und verständlich", sagte Samuel Vaughn, Analyst bei Gartner. - Beispielsweise gibt es bei 5 nm oder 3 nm keine einzige geometrische Größe, die 5 oder 3 nm entspricht. Darüber hinaus werden Prozesse verschiedener Hersteller immer unterschiedlicher. Bei gleicher Prozesstechnologie unterscheidet sich die Chipleistung zwischen TSMC, Samsung und natürlich Intel.

Die Skalierung verlangsamt sich in fortschrittlichen Fertigungsprozessen. Für einen 7-nm-Prozess beträgt der Gate-Schritt des Transistors [Contacted Poly Pitch, CPP] 56-57 nm mit einem Metallschritt von 40 nm gemäß IC Knowledge und TEL. Für 5 nm beträgt der CPP ungefähr 45-50 nm mit einem metallischen Abstand von 26 nm. CPP, eine Schlüsselmetrik für Transistoren, bezieht sich auf den Abstand zwischen Source- und Drain-Kontakten.

Außerdem sieht das Verhältnis von Kosten und Geschwindigkeit überhaupt nicht so aus, weshalb viele glauben, dass Moores Gesetz sich bereits selbst überlebt hat.

„Moores Gesetz ist eigentlich nur eine Beobachtung, die zu einer sich selbst erfüllenden Prophezeiung geworden ist, die die Halbleiterindustrie in Bewegung hält. Der wirtschaftliche Aspekt von Moores Gesetz begann sich mit den steigenden Kosten für Mehrfachmusterung und extreme Ultraviolettlithographie (EUV) zu verschlechtern, sagte Douglas Guerero, Chief Technology Officer bei Brewer Science. "Neue Architekturen und Designs werden die Rechenleistung erhöhen, aber nicht mehr skalierbar sein." Dies bedeutet, dass Chips in Zukunft die Rechenleistung erhöhen werden, ihre Kosten jedoch nicht unbedingt mit der gleichen Geschwindigkeit wie zuvor sinken werden. "

Das Skalieren hört nicht ganz auf. KI, Server und Smartphones erfordern immer schnellere Chips und fortschrittliche Herstellungsprozesse. „Vor ungefähr zehn Jahren fragten einige Leute: Wer braucht noch mehr Transistoren? Einige dachten, dass es auf der Welt keine Ideen mehr gibt, was mit schnelleren Computern zu tun ist, außer für vollständig exotische Anwendungen “, sagte Aki Fujimura, Direktor von D2S. - Für das Internet der Dinge übertreffen heute niedrigere Kosten, eine ziemlich gute Leistung und Integrationsfähigkeiten eine einfache Erhöhung der Dichte. Für die Herstellung schnellerer und wirtschaftlicherer Chips, bei denen die Kosten für Transistoren sinken, sind jedoch schnellere Transistoren erforderlich. "

Offensichtlich sind fortschrittliche technologische Prozesse nicht für alles erforderlich. Für Chips, die nach etablierten technologischen Verfahren hergestellt werden, besteht eine hohe Nachfrage. "Dazu gehören ICs für die Arbeit mit Funkwellen und OLED-Displays in Smartphones sowie ICs für die Energieverwaltung, die in Computern und Solid-State-Laufwerken verwendet werden", sagte Jason Vaughn, einer der Präsidenten von UMC.

FinFET-Skalierung

In Bezug auf die Chipskalierung folgten die Hersteller jahrelang demselben Muster mit identischen Transistortypen. Im Jahr 2011 wechselte Intel bei 22 nm und dann bei 16 nm / 14 nm zu FinFET.

Im FinFET wird der Strom gesteuert, indem Ventile an allen drei Seiten der Finne angebracht werden. FinFET hat 2 bis 4 Lamellen. Jedes hat seine eigene Breite, Höhe und Form.

Der FinFET der ersten Generation von Intel bei 22 nm hatte einen Finnenabstand von 60 nm und eine Höhe von 34 nm. Dann waren bei 14 nm der Abstand und die Höhe 42 nm gleich.

Intel hat Flossen größer und dünner gemacht, um den FinFET zu skalieren. „Durch die Skalierung des FinFET werden die Querabmessungen des Geräts verringert, die Dichte über die Fläche erhöht und die Rippenhöhe erhöht die Leistung“, schrieb Nerissa Draeger, Direktorin für Universitätsbeziehungen bei Lam Research, in ihrem Blog.

Bei der 10-nm / 7-nm-Prozesstechnologie gingen die Chiphersteller bei der FinFET-Skalierung den gleichen Weg. Im Jahr 2018 begann TSMC mit der Produktion der ersten 7-nm-FinFETs, gefolgt von Samsung. Intel hat im vergangenen Jahr nach mehreren Verzögerungen die Produktion bei 10 nm aufgenommen.

Im Jahr 2020 wird der Fabrikwettbewerb zunehmen. Samsung und TSMC bereiten 5-nm- und verschiedene halb-ganzzahlige Herstellungsprozesse vor. Derzeit laufen Studien zu 3 nm.

Alle Prozesse sind teuer. Die Kosten für die Entwicklung eines 3-nm-Chips betragen 650 Millionen US-Dollar - verglichen mit 436,3 Millionen US-Dollar für ein 5-nm-Gerät und 222,3 Millionen US-Dollar für ein 7-nm-Gerät. Dies sind die Kosten einer solchen Entwicklung, nach der die Technologie ein Jahr später in Produktion geht.

Im Vergleich zu 7 nm wird der 5-nm-FinFET von Samsung den logischen Bereich um 25% und den Energieverbrauch um 20% oder die Geschwindigkeit um 10% erhöhen.

Im Vergleich dazu bietet finMET 5 mm von TSMC „eine Geschwindigkeit von 15% mehr bei gleichem Stromverbrauch oder eine Reduzierung des Stromverbrauchs um 30% bei gleicher Geschwindigkeit bei 1,84-facher Erhöhung der logischen Dichte“, sagte Joffrey Yep, Chief Executive Officer von fortschrittliche Technologie bei TSMC.

Bei den technologischen Prozessen bei 7 nm und 5 nm haben die Chiphersteller große Änderungen vorgenommen. Um geschäftskritische Merkmale in Chips herzustellen, sind die beiden Unternehmen von der traditionellen 193-nm-Lithographie zur extremen Ultraviolettlithographie (EUV) übergegangen. EUV verwendet Wellenlängen von 13,5 nm, was den Prozess vereinfacht.

EUV löst jedoch nicht alle Probleme der Chipskalierung. „Die Lösung dieser Probleme erfordert eine Vielzahl von Technologien, nicht nur die Skalierung, einschließlich der Verwendung neuer Materialien, neuer Arten integrierter nichtflüchtiger Speicher und fortschrittlicher Logikarchitekturen, neuer Ätzansätze, Innovationen bei der Herstellung von Gehäusen und Chiplet-Designs“, sagte Regina Fried, Managing Director of Technology bei Angewandte Materialien.

Währenddessen bereiten Samsung und TSMC hinter den Kulissen ihre 3-nm-Prozessoptionen vor. Früher gingen die Chiphersteller denselben Weg, heute gehen ihre Wege jedoch auseinander.

"3 nm gibt es in verschiedenen Geschmacksrichtungen wie FinFET und GAA", sagte Vaughn. „Dadurch können Kunden verschiedene Kombinationen aus Kosten, Dichte, Stromverbrauch und Geschwindigkeit auswählen, um ihre Anforderungen zu erfüllen.“

Samsung verspricht die Einführung eines Nanometer-FET bei 3 nm. TSMC arbeitet ebenfalls daran, plant jedoch, den Einsatz von FinFET auf die nächste Generation auszudehnen. "TSMC wird im dritten Quartal 2021 einen 3-nm-FinFET haben", sagte Jones. "Die GAA von TSA wird 2022–2023 erscheinen."

Hier sollten Kunden von Fabriken die Vor- und Nachteile hinsichtlich Kosten und technischer Kompromisse abwägen. Die finFET-Erweiterung ist ein sicherer Weg. "Viele Kunden sehen TSMC als den am wenigsten riskanten Produzenten", sagte Jones.

GAA bietet jedoch eine leichte Leistungssteigerung. "Der GAA hat eine um 3 nm niedrigere Schwellenspannung und möglicherweise einen um 15 bis 20% geringeren Stromverbrauch als ein 3-nm-FinFET", sagte Jones. "Der Geschwindigkeitsunterschied wird jedoch bei 8% liegen, da MOL und BEOL gleich sind."

Backend-of-the-Line (BEOL) und MOL sind Engpässe bei fortschrittlichen Chips. Das Problem von MOL ist der Kontaktwiderstand.

BEOL ist die Produktionsphase, in der die Verkabelung angeschlossen ist. Aufgrund ihrer allmählichen Verringerung treten Verzögerungen auf, die mit dem kapazitiven Widerstand verbunden sind. FinFET und GAA verwenden unterschiedliche Transistoren, aber ihre Verbindungsschemata im 3-nm-Herstellungsprozess sind wahrscheinlich nahezu gleich. Kapazitive Verzögerungen schädigen beide Transistortypen.

Es gibt andere Probleme. Der FinFET erschöpft seine Fähigkeiten, wenn die Finnenbreite 5 nm erreicht. Der FinFET bei 5 nm / 3 nm Herstellungsprozessen liegt bereits an dieser Grenze.

Darüber hinaus können FinFETs bei 3 nm aus einer einzelnen Finne bestehen, verglichen mit zwei oder mehr Finnen in anderen Herstellungsverfahren. „Um den FinFET um 3 nm zu erweitern, benötigen wir spezielle Technologien, die die Leistung einer einzelnen Finne erhöhen und Störphänomene reduzieren“, sagte Naoto Horiguchi, CMOS-Direktor bei Imec.

Eine Möglichkeit, den finFET auf 3 nm zu erweitern, besteht darin, für den p-Kanal auf Germanium umzuschalten. Ein FinFET bei 3 nm mit Kanälen mit hoher Bandbreite trägt zur Erhöhung der Geschwindigkeit der Chips bei, es treten jedoch bestimmte Integrationsprobleme auf.

Übergang zu Nanoblättern

Letztendlich wird der FinFET nicht mehr skaliert und die Chiphersteller müssen auf neue Transistoren umsteigen, nämlich Nanoblatt-FETs.

Nanoblatt-FETs nahmen 2017 Fahrt auf, als Samsung den 3-nm-Multi-Bridge-Channel-FET (MBCFET) einführte. MBCFETs sind Nanoblatt-FETs. In diesem Jahr werden Testproben hergestellt, und die industrielle Produktion wird 2022 beginnen.

TSMC arbeitet auch mit Nanoblatt-FETs, die eine Art von GAA-Transistor sind. Nanoblatt-FETs bieten einen leichten Vorteil für die Skalierung von FinFETs bei 5 nm, haben jedoch mehrere Vorteile.

Der Nanoblatt-FET ist in der Tat ein FinFET, der zur Seite gelegt und mit Verschlüssen umwickelt wird. Ein Nanoblatt besteht aus mehreren getrennten dünnen horizontalen Schichten, die übereinander gelegt werden. Jedes Blatt ist ein separater Kanal.

Um jedes Blatt befindet sich ein Gate, und das Ergebnis ist ein Ringtransistor. Theoretisch bieten Nanoblatt-FETs eine höhere Leistung bei geringerer Leckage, da der Strom von vier Seiten der Struktur gesteuert wird.

Anfänglich werden ungefähr vier Blätter pro Nanoblatt-FET vorhanden sein. "Die Breite eines typischen Nanoblattes beträgt 12 bis 16 nm und die Dicke 5 nm", sagte Horiguchi.

Dies unterscheidet sich vom Nano-Sheet-FinFET. FinFET hat eine begrenzte Anzahl von Lamellen, was die Arbeit der Designer einschränkt. „Der Vorteil eines Nanoblattes besteht darin, dass es in der Breite geändert werden kann. Die Breite kann auf Wunsch des Designers ausgewählt werden. Dies gibt ihnen etwas Freiheit. Sie können die beste Option für das Verhältnis von Energieverbrauch und Geschwindigkeit finden “, sagte Horiguchi.

Beispielsweise hat ein Transistor mit einem breiteren Blatt einen größeren Erregerstrom. Mit einem schmalen Blatt können Sie das Gerät mit einem kleineren Feldstrom verkleinern.

Nanolithen sind mit der Nanodrahttechnologie verbunden, bei der Drähte als Kanäle dienen. Durch die Begrenzung der Kanalbreite wird der Feldstrom begrenzt.

Daher Nanoblatt-FET und an Dynamik gewinnen. Diese Technologie und der FinFET bei 3 nm weisen jedoch mehrere Probleme auf. „FinFET-Probleme hängen mit der Quantenkontrolle der Rippenbreite und des Rippenprofils zusammen. Die Probleme von Nanoblättern hängen mit dem P / N-Ungleichgewicht, der Effizienz des unteren Blechs, den Zwischenschichten zwischen den Blechen und der Kontrolle der Ventillänge zusammen “, sagte Gene Kai, stellvertretender TSMC-Direktor, während der Präsentation auf der IEDM.

Angesichts all dieser Schwierigkeiten wird es einige Zeit dauern, bis die Technologie des Nanoblatt-FET eingeführt ist. "Der Übergang zu neuen Transistorarchitekturen hat viele Hindernisse", sagte Guerrero. "Dies erfordert definitiv neue Materialien."

In der einfachsten Version des Verfahrens beginnt die Herstellung eines Nanoblatt-FET mit der Bildung eines Übergitters auf einem Substrat. Das epitaktische Instrument platziert verschachtelte Schichten einer Silizium-Germanium-Legierung (SiGe) und Silizium auf einem Substrat. Der Stapel besteht aus mindestens drei SiGe-Schichten und drei Siliziumschichten.

Dann werden im Übergitter durch Strukturieren und Ätzen vertikale Rippen gebildet, was eine sehr genaue Prozesssteuerung erfordert.

Dann beginnt eine der schwierigsten Phasen - die Bildung von Innendichtungen. Zunächst werden die äußeren Teile der SiGe-Schichten bündig in das Übergitter eingebettet. Dadurch entstehen kleine Aussparungen, die mit Dielektrikum gefüllt sind. "Innendichtungen werden benötigt, um die Ventilkapazität zu reduzieren", sagte Kai. "Ihre Herstellung ist ein wesentlicher Bestandteil des Prozesses."

Und solche Technologien gibt es bereits - IBM und TEL haben kürzlich eine neue Ätztechnik beschrieben, die sowohl für interne Dichtungen als auch für die Kanalproduktion geeignet ist. Hierzu wird isotropes Trockenätzen von SiGe mit einem Verhältnis von 150: 1 verwendet.

Mit dieser Technologie erhalten Sie sehr genaue Innendichtungen. "Das Herstellen von Aussparungen in SiGe erfordert ein sehr selektives seitliches Blindätzen der Schichten", sagte Nicholas Loubet, F & E-Manager bei IBM.

Dann werden die Source und der Drain gebildet. Danach werden SiGe-Schichten durch Ätzen aus dem Übergitter entfernt. Siliziumschichten oder -schichten, aus denen die Kanäle bestehen, verbleiben. High-k- Materialien

werden in die Struktur eingebracht und schließlich werden MOL-Verbindungen gebildet, die das Nanoblatt ergeben.

Dies ist eine vereinfachte Beschreibung dieses komplexen Prozesses. Wie jede neue Technologie können Nanoblätter jedoch fehleranfällig sein. Zusätzliche Untersuchungen und Messungen aller Schritte sind erforderlich.

"Wie bei früheren Übergängen zwischen Technologien sehen wir Probleme im Zusammenhang mit der Untersuchung und Messung von Nanoblättern", sagte Chet Lenox, Direktor für Prozessmanagementlösungen bei UCK. „Viele fehlerhafte Zustände können sowohl in den inneren Dichtungen als auch in den Nanoblättern auftreten. IP-Hersteller benötigen die exakten Größen der einzelnen Nanoblätter, nicht nur die durchschnittliche Größe jedes Stapels, um die Variabilität ihrer Herstellungsprozesse zu verringern. “

Dies erfordert auch neue Technologien. Zum Beispiel haben Imec und Applied Materials kürzlich die Skalpell-Scanning-Spreading-Resistance-Mikroskopie (s-SSRM) -Technologie für Ringverschlüsse eingeführt. Bei der s-SSRM-Technologie bricht ein winziges Skalpell einen kleinen Teil der Struktur, und diesem Abschnitt können Dotierstoffe hinzugefügt werden.

Andere Optionen

Im Rahmen der Forschung und Entwicklung entwickelt Imec fortschrittlichere GAA-Typen wie CFETs und Forksheet-FETs für 2 nm oder weniger.

Zu diesem Zeitpunkt würde für die meisten Hersteller die Skalierung von IPs zu teuer werden, insbesondere angesichts der verringerten Vorteile hinsichtlich Stromverbrauch und Geschwindigkeit. Daher werden fortschrittliche Chip-Layouts immer beliebter. Anstatt alle Funktionen in einem Einkristall zusammenzufassen, ist geplant, die Geräte in kleinere Kristalle zu zerlegen und in fortschrittliche Gehäuse zu integrieren.

"Es hängt alles von der Anwendung ab", sagte Rich Rice, Senior Vice President für Geschäftsentwicklung bei ASE. - Wir sehen definitiv eine Zunahme solcher Versuche, selbst bei technologischen Prozessen, die tief in Submikrongrößen eingedrungen sind. Diese Entwicklung wird fortgesetzt. Viele Unternehmen tun dies. Sie entscheiden, ob sie die 5-nm-Chips integrieren können und ob sie wollen. Sie suchen aktiv nach Wegen, um Systeme zu brechen. “

Das ist nicht so einfach. Außerdem gibt es mehrere Shell-Optionen mit verschiedenen Kompromissen - 2.5D, 3D-ICs, Chipsätze und Fan-Out.

Fazit

Auf jeden Fall wird nicht jeder solch fortschrittliche Herstellungsprozesse benötigen. Apple, HiSilicon, Intel, Samsung und Qualcomm setzen jedoch nicht umsonst auf fortschrittliche Technologien.

Verbraucher benötigen die neuesten und besten Systeme mit höherer Leistung. Die Frage ist nur, ob die neuen Technologien echte Vorteile zu einem erschwinglichen Preis bieten.